DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke

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Unidade 1 - Introdução a disciplina

• 3 ENCONTROS

Unidade 1 - Introdução a disciplina

Aula 1 (6 Out) APRESENTAÇÃO DA DISCIPLINA Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre. Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES. Para a realização e entrega das atividades será utilizada a PLATAFORMA MOODLE. Chave para auto inscrição (engtelecom_aluno) Durante a pandemia do COVID19 os encontros síncronos serão realizados através da plataforma Google Meet. Os encontros (havendo a concordância de todos) serão gravados, e ocorrerão nos horários normais das aulas. As aulas terão duração de 1h15 minutos com possibilidade de ainda acrescer 15 minutos previstos para esclarecimento de dúvidas. As gravações ficarão disponíveis por 30 dias no Drive do aluno, mas não poderão ser baixadas por limitação do sistema. Além dos horários de aula síncrona, serão agendados horários de ATENDIMENTO EXTRACLASSE para que os alunos possam tirar dúvidas da disciplina ou das ferramentas de ensino. Para a comunicação entre professor-aluno, além dos avisos do Sistema Acadêmimco (SIGAA), utilizaremos a plataforma SLACK. Sugere-se que os alunos também a utilizem para comunicação entre eles, principalmente nos trabalhos em equipe. Aula 2 (7 Out) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.3a - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.3b - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA/INTEL - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ver também: Níveis lógicos FPGA History FPGA Design and programming FPGA Basic process technology types FPGA Major manufacturers Review of Field Programmable Gate Arrays (FPGAs) by Volnei A. Pedroni Aula 3 (14 out) Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Exemplos de FPGA Figura 1.7 - Arquitetura simplificada de FPGA da Intel/Altera e Xilinx Fonte: pag. 423. Figura 1.8 - Diagrama simplificado da Slice L de um FPGA Xilinx Fonte: pag. 424. Figura 1.9 - Diagrama simplificado da ALM de um FPGA Intel/Altera Fonte: pag. 425. Figura 1.10 - Leiaute de um FPGA Intel/Altera Fonte: pag. 426. Figura 1.11 - Leiaute de um FPGA Xilinx genérico Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.12 - Roteamento de sinal em um FPGA Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.13 - Tecnologias usadas na configuração de FPGAs Fonte: https://www.sciencedirect.com/topics/computer-science/one-time-programmable. Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Assitir Many types of FPGAs Coursera Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET Produção do FinFET, [1] 5 nm process, multi-gate MOSFET GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, List of semiconductor fabrication plants One-Time Programmable Science Direct http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Aula 4 (19 out) Introdução ao VHDL e ambiente EDA - QUARTUS Estrutura do código VHDL Declaração das bibliotecas e pacotes LIBRARY / PACKAGE library library_name; use library_name.package_name.all; ENTITY entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name]; ARCHITECTURE architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name]; Exemplo - Declaração de uma porta NAND em VHDL library std; use std.standard.all; entity nand_gate is port (a, b: in bit; x: out bit); end entity; architecture nome_arch of nand_gate is begin x <= a nand b; end architecture; Exemplo de descrição de um multiplexador de 4 entradas entity mux_novo is port ( -- Input ports X: in bit_vector (3 downto 0); S : in bit_vector (1 downto 0); -- Output ports Y : out bit ); end entity mux_novo; -- Implementação com lógica pura architecture v_logica_pura of mux_novo is begin Y <= (X(0) and (not S(1)) and (not S(0))) or (X(1) and (not S(1)) and (S(0))) or (X(2) and (S(1)) and (not S(0))) or (X(3) and (S(1)) and (S(0))); end architecture Logica_pura; -- Implementação com WHEN ELSE architecture v_WHEN of mux_novo is begin Y <= X(0) when S = "00" else X(1) when S = "01" else X(2) when S = "10" else X(3); end architecture v_WHEN; -- Implementação com WITH SELECT architecture v_WITH_SELECT of mux_novo is begin with S select Y <= X(0) when "00", -- note o uso da , X(1) when "01", X(2) when "10", X(3) when others; -- note o uso de others, para todos os demais valores. -- Não pode ser substituido por "11" mesmo que o signal seja bit_vector. end architecture v_WITH_SELECT; -- Implementação com IF ELSE architecture v_IF_ELSE of mux_novo is begin -- Uma arquitetura vazia como essa é denominada de STUB, -- Pode ser utilizada em um projeto durante para conferir as conexões externas. -- Posteriormente a arquitetura será descrita. end architecture v_IF_ELSET; -- Design Unit que associa a architecture com a entity configuration cfg_ifsc of mux_novo is -- for v_WITH_SELECT end for; for v_WHEN end for; end configuration; Aula 5 (20 out) Faça a análise e sintese do mux_novo, associando a architecture v_logica_pura, depois v_WITH_SELECT, depois v_WHEN e por último v_IF_ELSE. Note a diferença entre os RTL Viewer obtidos para cada architecture. Figura 2.1 - Código RTL do mux 4x1 v_logica_pura Fonte: Elaborado pelo autor. Figura 2.2 - Código RTL do mux 4x1 v_WHEN Fonte: Elaborado pelo autor. Figura 2.3 - Código RTL do mux 4x1 v_WITH_SELECT Fonte: Elaborado pelo autor. OBS: Register Transfer-Level (RTL) é uma abstração na qual o circuito é descrito em termos de fluxo de sinais entre os registradores presentes no hardware e as operações combinacionais realizadas com esses dados. Note a que ao verificar o Technology Map Viewer, nos 3 primeiros casos serão usados os mesmos elementos lógicos. Figura 2.4 - Technology Map do mux 4x1 para a família Cyclone Fonte: Elaborado pelo autor. Note que o elemento lógico acima possui uma LUT (LookUp Table) que basicamente implementa o circuito combinacional através de uma tabela de consulta (Tabela Verdade), a qual pode ser visualizada clicando com o botão Direito do Mouse e selecionando Properties, juntamente com Mapa de Karnaugh e seu Circuito Lógico representado por portas. Todas as representações são equivalentes. Figura 2.5 - Elemento Lógico usado no mux 4x1 para a família Cyclone (node properties) Fonte: Elaborado pelo autor. Dependendo da família de FPGA que se estiver usando, o compilador implementar o circuito descrito com um número diferente de elementos lógicos (LEs). No caso da família Cyclone, na qual a LUT tem 4 entradas, são necessários 2 LEs para mapear uma lógica combinacional com 6 entradas e 1 saída (Mux4x1). No entanto se utilizarmos um dispositivo FPGA da família Stratix III, que tem LUT tem 6 entradas, será necessário apenas 1 LE, conforme ilustrado a seguir. Figura 2.5 - Technology Map do mux 4x1 para a família Stratix III Fonte: Elaborado pelo autor. Exemplo 2.2 (VHDL) - programação de um flip-flop -- Declaração das bibliotecas e pacotes LIBRARY ieee; USE ieee.std_logic_1164.all; -- Especificação de todas as entradas e saídas do circuito ENTITY flip_flop IS PORT (d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END; -- Descrição de como o circuito deve funcionar ARCHITECTURE flip_flop OF flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst='1') THEN q <= '0'; ELSIF (clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END; Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL. Use o RTL Viewer para ver a descrição RTL do circuito. Figura 2.2 - Código RTL do Exemplo 2.2 Fonte: Elaborado pelo autor. Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8) Figura 2.3 - Technology Map do Exemplo 2.2 Fonte: Elaborado pelo autor. Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado Figura 2.4 - Chip Planner do Exemplo 2.2 Fonte: Elaborado pelo autor. Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops Figura 2.5 - RTL 4 FF Fonte: Elaborado pelo autor. Aula 6 (21 out) - presencial Realização da Atividade AE2 no laboratório. Primeira aula presencial depois da longa Pandemia Aula 7 (26 out) Uso de alguns sites auxiliares para a programação em VHDL: Preparando para gravar o circuito lógico no FPGA Palavras reservadas do VHDL VHDL Beautifier, Formatter - para formatar automaticamente um código VHDL. Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA. Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia. Restringir a frequencia máxima de clock no Quartus II Medição de tempos de propagação em circuitos combinacionais Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal. Revisitando o Básico de simulação funcional e temporal com o QSIM. Realize as simulações funcional e temporal do circuito Flip-Flop4 ou Counter usando o QSIM. Figura 2.6 - Simulação Funcional de 4 FF 100ns Fonte: Elaborado pelo autor. Figura 2.7 - Simulação Temporal de 4 FF 100ns Fonte: Elaborado pelo autor. Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo. Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequência do clock esperada através da seguinte linha: create_clock -name CLK50MHz -period 50MHz [get_ports {*}] Ver pag. 3 a 24 de Video motivational para apreender FPGA, VHDL Microsoft's Bing* Intelligent Search with Intel® FPGAs Aula 8 (28 out) SNCT 2021 Palestra: 5G e Conectividade com IoT Entregar atividade AE3 - SNCT 2021 | 5G e Conectividade com IoT Aula 9 (3 nov) Uso das bibliotecas no VHDL. Library std O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift. O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação. Como declarar e usar os pacotes da biblioteca std. Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008. -- NAO É NECESSARIO DECLARAR library std; use std.standard.all; use std.textio.all; Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD? ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std Library ieee O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC. O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base. O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base. O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal. O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal. O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores. O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores. Pacotes não padronizados (NÃO UTILIZAR) O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys) O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys) O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys) Como declarar e usar os pacotes da biblioteca ieee. library ieee; -- UTILIZAR ESTES PACOTES use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- NAO UTILIZAR ESTES PACOTES use ieee.std_logic_arith.all; use ieee.std_logic_signed.all; use ieee.std_logic_unsigned.all; Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD? Os pacotes padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee Os pacotes não padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys) Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD? ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador Realizar as simulações funcional e temporal do circuito Observar o "Technology Map" e o "RTL" do circuito LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY registered_comp_add_v1 IS PORT (clk: IN STD_LOGIC; a, b: IN INTEGER RANGE 0 TO 7; reg_comp: OUT STD_LOGIC; reg_sum: OUT INTEGER RANGE 0 TO 15); END ENTITY; ARCHITECTURE ifsc_v1 OF registered_comp_add_v1 IS SIGNAL comp: STD_LOGIC; SIGNAL sum: INTEGER RANGE 0 TO 15; BEGIN comp <= '1' WHEN a>b ELSE '0'; sum <= a + b; PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN reg_comp <= comp; reg_sum <= sum; END IF; END PROCESS; END ARCHITECTURE; Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal. Figura 2.10 - Código RTL do Exemplo 2.3 Fonte: Elaborado pelo autor. Preparação para o Laboratório de programação de um contador. Problema do repique das chaves. Ver Dicas de como eliminar o repique das chaves mecânicas Ler sobre o problema do repique das chaves mecânicas A Guide to Debouncing Aula 10 e 12 (5 e 11 nov) - presencial Realização da Atividade AE4 no laboratório. No dia 10 foram realizados os passos 1 a 2. Mas como houve um erro na definição da pinagem da chave usada para o clock, com isso, ao final do lab o circuito não funcionou. No dia 12 será refeito o circuito, testado novamente (Passo 3) e acrescentado o circuito de anti-repique sugerido

Unidade 3 - Tipos de Dados e Operadores em VHDL

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Unidade 3 - Tipos de Dados e Operadores em VHDL

Aula 11 (9 nov) Comentários no código (duplo traço --) -- Isso eh uma linha de comentario y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b Representação de caracteres, strings e números em VHDL. No circuito, os caracteres são representados através de bits de acordo com a tabela ASCII básica (00 a 7F). A definição dessa tabela é feita o pacote standard.vhd da biblioteca std. Caracteres (entre aspas simples) caracter: 'A' 'x' '#' (com aspas simples) Palavras (entre aspas duplas), é definida no VHDL como um vetor de caracteres. type string is array (positive range <>) of character; string: "IFSC" "teste" "teste123" Números em geral elemento ("bit") único: '0' '1' 'Z' (entre aspas simples) vetor de elementos ("bits"): "0110" "101001Z" (entre aspas duplas) vetor de 1 elemento ("bit"): "0" "1" (entre aspas duplas) inteiros: 5 1101 1102 (sem aspas) Números binários: 0 -> '0' 7 (em base 2) -> "0111" ou b"0111" ou B"0111" 1023 (em base 2) -> "001111111111" ou b"1111111111" ou B"1111111111" Números octais: 44 (em base 8) -> 5*8^1 + 4*8^0 -> O"54" ou o"54" 1023 (em base 8)-> 1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777# Números Hexadecimais: 1023 (em base 16) -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF# Números decimais: 1023 -> 1023 ou 1_023 1000 -> 1000 ou 1_000 ou 1E3 Cuidado ao usar o "_" pois algumas ferramentas não o reconhecem. Números em outras bases (de 2 a 16) 85 (em base 5) -> (3*5^2 + 2*5^1 + 0*5^0) -> 5#320# 1539 (em base 3) -> (2*3^2+0*3^1+1*3^0)*3^4 -> 3#201#E4 Tipos de dados em VHDL. Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE. O objeto CONSTANT pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, PACKAGE_BODY, BLOCK, GENERATE, PROCESS, FUNCTION e PROCEDURE. constant <constant_name> : <type> := <constant_value>; -- Declarações comuns de constantes constant GND : std_logic := '0'; constant VCC : std_logic := '1'; constant SSD_0 : std_logic_vector(0 to 6) := "1111110"; constant MAX : natural := 44; O objeto SIGNAL pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, BLOCK, GENERATE. Os sinais não podem ser declarados no código sequencial (PROCESS, FUNCTION e PROCEDURE), mas podem ser usados. -- Signal sem valor default -- Para atribuir um valor a um signal use "<=" como operador. signal <name> : <type>; -- Signal com valor default signal <name> : <type> := <default_value>; -- Declarações comuns de signals signal <name> : std_logic; signal <name> : std_logic_vector(<msb_index> downto <lsb_index>); signal <name> : integer; signal <name> : integer range <low> to <high>; O objeto VARIABLE (variável) só pode ser declarada e usada dentro do escopo no código sequencial (PROCESS, FUNCTION e PROCEDURE). -- Variables devem ser declarada em process ou subprogramas. -- Para atribuir um valor a um variable use ":=" como operador. -- Variable sem valor default. variable <name> : <type>; -- Variable com valor default. variable <name> : <type> := <default_value>; -- Declarações comuns de variables variable <name> : std_logic; variable <name> : std_logic_vector(<msb_index> downto <lsb_index>); variable <name> : integer; variable <name> : integer range <low> to <high>; Palavra chave OTHERS para formação de agregados Exemplos de declaração de CONSTANT, SIGNAL, VARIABLE, inicializando o valor usando o agregados CONSTANT a: BIT_VECTOR(5 DOWNTO 0) := (OTHERS => '0'); -- "000000" CONSTANT b: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', OTHERS => '1'); -- "01111111" CONSTANT c: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', 6 DOWNTO 0 => '1'); -- "01111111" CONSTANT d: BIT_VECTOR(7 DOWNTO 0) := "01111111"; SIGNAL e: STD_LOGIC_VECTOR(7 DOWNTO 0); -- Not initialized SIGNAL f: STD_LOGIC_VECTOR(1 TO 8) := (2|3|8 => '1', 4 => 'Z', OTHERS => '0' ); -- "011Z0001" VARIABLE g: BIT_VECTOR(1 TO 16); -- Not initialized VARIABLE h: BIT_VECTOR(1 TO 16) := (1 TO 8 => '1', OTHERS => '0'); -- "1111111100000000" Ver pag. 31 a 35 de Bibliotecas padrão IEEE (Std logic 1164.vhd, Numeric std.vhd). ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed) Classificação dos tipos de dados. A biblioteca standard.vhd define os tipos BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING. package standard is type boolean is (false,true); type bit is ('0', '1'); type severity_level is (note, warning, error, failure); type integer is range -2147483647 to 2147483647; type real is range -1.0E308 to 1.0E308; type time is range -2147483648 to 2147483647 units fs; ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min; end units; subtype natural is integer range 0 to integer'high; subtype positive is integer range 1 to integer'high; type string is array (positive range <>) of character; type bit_vector is array (natural range <>) of bit; A biblioteca Std logic 1164.vhd define os tipos STD_(U)LOGIG, STD_(U)LOGIG_VECTOR. PACKAGE std_logic_1164 IS TYPE std_ulogic IS ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care ); TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic; SUBTYPE std_logic IS resolved std_ulogic; TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic; A biblioteca Std logic 1164.vhd ainda define algumas funções importantes como a rising_edge que determina se um sinal está na borda de subida (usado em sinais de clock). ------------------------------------------------------------------- -- conversion functions ------------------------------------------------------------------- FUNCTION To_bit ( s : std_ulogic; xmap : BIT := '0') RETURN BIT; FUNCTION To_bitvector ( s : std_logic_vector ; xmap : BIT := '0') RETURN BIT_VECTOR; FUNCTION To_StdULogic ( b : BIT ) RETURN std_ulogic; FUNCTION To_StdLogicVector ( b : BIT_VECTOR ) RETURN std_logic_vector; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS -- altera built_in builtin_rising_edge BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND (To_X01(s'LAST_VALUE) = '0')); END; A biblioteca Numeric std.vhd define os tipos UNSIGNED e SIGNED. package NUMERIC_STD is type UNSIGNED is array (NATURAL range <>) of STD_LOGIC; type SIGNED is array (NATURAL range <>) of STD_LOGIC; A biblioteca Numeric std.vhd ainda define os operadores (abs, "+", "-", "*", "\", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como: --============================================================================ -- RESIZE Functions --============================================================================ function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; --============================================================================ -- Conversion Functions --============================================================================ function TO_INTEGER (ARG: UNSIGNED) return NATURAL; function TO_INTEGER (ARG: SIGNED) return INTEGER; function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED; function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED; Ver pag. 73 a 78 de Resumo dos Tipos predefinidos. Tipo de Dado Package Library Valores Observações BOOLEAN standard std TRUE e FALSE sintetizável BIT standard std valores '0', '1' sintetizável INTEGER standard std números inteiros de 32 bits [de -2^31 até + (2^31 - 1)] sintetizável NATURAL standard std números inteiros não negativos [de 0 até + (2^31 - 1)] sintetizável POSITIVE standard std números inteiros positivos [de 1 até + (2^31 - 1)] sintetizável BOOLEAN_VECTOR standard (2008) std vetor de BOOLEAN sintetizável BIT_VECTOR standard std vetor de BIT sintetizável INTEGER_VECTOR standard std vetor de INTEGER sintetizável REAL standard std números reais [de -1.0E-38 até + 1.0E38] simulação CHARACTER standard std caracteres ASCII STRING standard std vetor de CHARACTER STD_LOGIC std_logic_1164 ieee valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' sintetizável STD_LOGIC_VECTOR std_logic_1164 ieee vetor de STD_LOGIC sintetizável SIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal sintetizável SIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas sem sinal sintetizável SIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável (não é padrão, não utilizar) UNSIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal sintetizável (não é padrão, não utilizar) UFIXED fixed_pkg + (2008) ieee números de ponto fixo sem sinal sintetizável SFIXED fixed_pkg + (2008) ieee números de ponto fixo com sinal sintetizável FLOAT float_pkg + (2008) ieee Números de ponto flutuante sintetizável Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer) Função resize Aula 12 (16 nov) Desafio 1 - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 9 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. Faça a simulação do circuito para ver se está funcionando, Figura 3.1 - Simulação do indicador de vagas Fonte: Elaborado pelo autor. Desafio 2 - Fazer um circuito que conte o número de vagas vazias em um lote de 9 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída CNT deverá mostrar em binário sem sinal o número de vagas vazias (O valor de CNT poderá ser entre 0 e 9). Faça a simulação do circuito para ver se está funcionando, Figura 3.2 - Simulação do contador de vagas Fonte: Elaborado pelo autor. Exemplo 3.1 Buffer Tri-state Ver como funciona em [2] library ieee; use ieee.std_logic_1164.all; entity tri_state is generic (N: NATURAL := 1); port ( input : in std_logic_vector(N-1 downto 0); ena : in std_logic; output : out std_logic_vector(N-1 downto 0); ); end entity; architecture tri_state of tri_state is begin output <= input when ena = '1' else "Z"; end architecture; Corrija os erros do código e verifique o modelo RTL obtido. Em seguida modifique as portas input e output para o tipo std_logic. Analise se seria possível modificar as portas para o tipo bit. Importante: O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O. Exemplo 3.2 Circuito com Saida "don't care" library ieee; use ieee.std_logic_1164.all; entity Ex3_2 is port ( x : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC_VECTOR(1 downto 0) ); end entity; architecture un3 of Ex3_2 is begin y <= "00" when x = "00" else "01" when x = "10" else "10" when x = "01" else "--"; end architecture; Desafio 3 - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 9 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. Inspirado na descrição VHDL acima, tente resolver esse problema usando don't care. Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas. x = "1----" -- não funciona em VHDL Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std std_match(x, "1----") -- funciona em VHDL Aula 12 (17 nov) Tipos de dados: SIGNED e UNSIGNED Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER Código Multiplicador --LIBRARY ieee; --USE ieee.numeric_std.all; --USE ieee.std_logic_1164.all; ENTITY multiplicador4x4 IS -- multiplicador usando INTEGER (positivos) -- PORT (a, b: IN INTEGER RANGE 0 TO 15; -- min(a) = 0; max(a) = 15 -> 4 bits -- y: OUT INTEGER RANGE 0 TO 225); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando INTEGER (positivos e negativos) -- PORT (a, b: IN INTEGER RANGE -8 TO 7; -- min(a) = -8; max(a) = 7 -> 4 bits -- y: OUT INTEGER RANGE -56 TO 64); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando UNSIGNED -- PORT (a, b: IN UNSIGNED(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT UNSIGNED(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando SIGNED -- PORT (a, b: IN SIGNED(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT SIGNED(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits END ENTITY; ARCHITECTURE v1 OF multiplicador4x4 IS BEGIN y <= a * b; END ARCHITECTURE; Observar o número de elementos lógicos, bits usados para representar as entradas e saídas. Observar o código RTL obtido. Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR Ler e guardar a página sobre Aritmética com vetores em VDHL Ver pag. 39 a 54 de Aula 13 (18 nov) - Aula prática de laboratório (individual) Nesta aula, cada aluno deverá seguir o seguinte roteiro: Circuito 1 Utilizando VHDL, descreva um circuito que detecte se existe alguma vaga vazia em um lote de 4 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. Anote o número de elementos lógicos que foi utilizado para implementar o circuito. Anote o número de pinos utilizados Anote a família e código do dispositivo utilizado Observe o diagrama RTL do circuito Observe o diagrama do Technology Map do circuito Faça a simulação do circuito para ver se está funcionando, e capture a tela que indica que o circuito funciona. A simulação devem mostrar pelo menos que havendo uma ou mais vagas a saída y está em '1', e caso não haja nenhuma vaga a saída deve estar em '0'. Circuito 2 Utilizando VHDL, descreva um circuito que conte o número de vagas vazias em um lote de 4 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída CNT deverá mostrar em binário sem sinal o número de vagas vazias (O valor de CNT poderá ser entre 0 e 4). Anote o número de elementos lógicos que foi utilizado para implementar o circuito. Anote o número de pinos utilizados Anote a família e código do dispositivo utilizado Observe o diagrama RTL do circuito Observe o diagrama do Technology Map do circuito Faça a simulação do circuito para ver se está funcionando, e capture a tela que indica que o circuito funciona. A simulação deve mostrar pelo menos uma situação na qual existe 0, 1, 2, 3 e 4 vagas. Circuito 3 Inspirado no "Exemplo 3.2 Circuito com saída don't care" tente resolver esse problema usando don't care, descreva um circuito que detecte se existe alguma vaga vazia em um lote de 4 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. Anote o número de elementos lógicos que foi utilizado para implementar o circuito. Anote o número de pinos utilizados Anote a família e código do dispositivo utilizado Observe o diagrama RTL do circuito Observe o diagrama do Technology Map do circuito Faça a simulação do circuito para ver se está funcionando, e capture a tela que indica que o circuito funciona. A simulação devem mostrar pelo menos que havendo uma ou mais vagas a saída y está em '1', e caso não haja nenhuma vaga a saída deve estar em '0'. Circuito 4 Verifique se você consegue imaginar uma descrição alternativa para o problema já tratado no Circuito 1 e 3. Anote o número de elementos lógicos que foi utilizado para implementar o circuito. Anote o número de pinos utilizados Anote a família e código do dispositivo utilizado Observe o diagrama RTL do circuito Observe o diagrama do Technology Map do circuito Faça a simulação do circuito para ver se está funcionando, e capture a tela que indica que o circuito funciona. A simulação devem mostrar pelo menos que havendo uma ou mais vagas a saída y está em '1', e caso não haja nenhuma vaga a saída deve estar em '0'. Relatório Técnico O relatório técnico deverá documentar o projeto e testes realizados, devendo ser entregue em pdf na atividade AE5 pelo moodle. Na AE5 também deve ser envidado o arquivo qar que contenha os 4 circuitos. Recomendo que utilize como nome dos arquivos VHDL algo como circuitoX.vhd e para os arquivos de simulação tb_circuitoX.vwf. Todos os arquivos devem preferencialmente ficar em um único projeto e QAR. Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado para simular os circuitos; resultados obtidos (com imagens dos itens importantes) e análise dos resultados, comparando as 4 soluções implementadas; conclusão; apêndice (coloque os códigos dos 4 circuitos implementados). Aula 14 (23 nov) Operadores em VHDL. Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". Operadores lógicos São suportados nos tipos de dados: BIT, BIT_VECTOR, BOOLEAN, STD_(U)LOGIC, STD_(U)LOGIC_VECTOR, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para BOOLEAN_VECTOR, UFIXED, SFIXED e FLOAT. NOT AND NAND OR NOR XOR XNOR Apenas o operador NOT tem precedência sobre os demais y <= a AND b XOR c -- é equivalente a (a AND b) XOR c y <= NOT a AND b -- é equivalente a (NOT a) AND b. y <= a NAND b -- é equivalente a NOT (a AND b) Operadores aritméticos São suportados nos tipos de dados: INTEGER, NATURAL, POSITIVE, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para UFIXED, SFIXED e FLOAT. soma (+) subtração (-) multiplicação (*) divisão (/) exponenciação (**) valor absoluto (ABS) resto (REM remainder) módulo (MOD) Não há restrições para síntese de circuitos com os operadores, exceto para "**" que necessita de expoente estático (a**5) ou base estática (5**a). O operador x/y é a divisão inteira com sinal. Exemplos: 9/10 = 0; -7/3 = -2; 9/-4 = -2; 20/(-4) = -5. O operador ABS x retorna o valor absoluto de x. Exemplos: ABS 6 = 6; ABS -11 = 11. O operador x REM y retorna o resto de x/y com sinal de x. Esse operador realiza a operação x REM y = x - (x/y)*y. Exemplos: 9 REM 10 = 9; -7 REM 3 = -1; 9 REM -4 = 1; 20 REM (-4) = 0. O operador x MOD y retorna o resto de x/y com sinal de y. Esse operador realiza a operação x MOD y = x REM y + a*y, onde a = 1 quando o sinal de x é diferente do sinal de y, e a = 0 se os sinais de x e y são iguais. Exemplos: 9 MOD 10 = 9 REM 10 = 9; -7 MOD 3 = 2; 9 REM -4 = -3; 20 REM (-4) = 0. Ver pag. 91 a 97 de Exemplo de uso de operadores aritméticos Exemplo conversor de binário para BCD - Binary-coded decimal de dois dígitos decimais (00 a 99). Para ilustrar são utilizadas os operadores DIVISOR e RESTO. Note a quantidade de elementos lógicos utilizados. É possível reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. Faça uma segunda implementação que reduza significativamente o número de elementos lógicos. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity bin2bcd is port ( C : in std_logic_vector (6 downto 0); sd, su : out std_logic_vector (3 downto 0) ); end entity; <!-- architecture ifsc_v1 of bin2bcd is signal C_uns : unsigned (6 downto 0); signal sd_uns, su_uns : unsigned (6 downto 0); begin sd <= std_logic_vector(resize(sd_uns, 4)); su <= std_logic_vector(resize(su_uns, 4)); sd_uns <= C_uns/10; su_uns <= C_uns rem 10; c_uns <= unsigned(c); end architecture; architecture ifsc_v2 of bin2bcd is begin -- Implemente o circuito usando a definição de REM que é: x REM y = x - (x/y)*y end architecture; configuration bin2bcd_cfg of bin2bcd is --A instrução '''configuration''' associa a '''entity''' bin2bcd a '''architecture'''. for ifsc_v1 end for; --Para associar a '''entity''' bin2bcd a '''architecture''' ifsc_v2 comente a linha acima e descomente a linha abaixo. -- for ifsc_v2 end for; end configuration; Figura 3.2 - RTL do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. Figura 3.3 - Simulação do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. Aula 15 (25 nov) Algumas dicas para otimizar o tempo de propagação ou área ocupada (número de elementos lógicos) Uso de restrições de tempo e exceções no projeto Medição de tempos de propagação em circuitos combinacionais Usando o compilador do Quartus para otimizações. Laboratório Remoto: implementar as soluções do circuito bin2bcd e analisar o tempo de propagação e área ocupada. Aula16 (30 nov) Operadores de deslocamento (SHIFT) SLL (Shift Left Logic) - Deslocamento a esquerda lógico (preenchimento com '0's das posições a direita. SRL (Shift Right Logic) - Deslocamento a direita lógico (preenchimento com '0's das posições a esquerda. SLA (Shift Left Arithmetic) - Deslocamento a esquerda aritmético (posições liberadas da direita mantém o bit lsb) SRA (Shift Right Arithmetic) - Deslocamento a esquerda aritmético (posições liberadas da esquerda mantém o bit msb) ROL (Rotate Left) - Deslocamento circular a esquerda ( o bit que sai na esquerda é retornado na direita) ROR (Rotate Right) - Deslocamento circular a direita ( o bit que sai na direita é retornado na esquerda) signal a: bit_vector(7 downto 0) := "01100101"; y <= a SLL 2; -- y <= "10010100" (y <= a(5 downto 0) & "00";) y <= a SLA 2; -- y <= "10010111" (y <= a(5 downto 0) & a(0) & a(0);) y <= a ROR 2; -- y <= "01011001" (y <= a(1 downto 0) & a(7 downto 2);) Esses operadores são suportados nos tipos BIT_VECTOR, (UN)SIGNED. Em VHDL 2008 também para BOOLEAN_VECTOR, STD_(U)LOGIG_VECTOR, UFIXED e SFIXED. Operador de concatenação (&) Esse operador é suportado nos tipos BIT_VECTOR, STD_(U)LOGIG_VECTOR, STRING e (UN)SIGNED. Em VHDL 2008 também para INTEGER_VECTOR e BOOLEAN_VECTOR. É utilizado para agrupar objetos como mostrado nos comentários dos exemplos anteriores Operadores de comparação São suportados nos tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para BOOLEAN_VECTOR, INTEGER_VECTOR, UFIXED, SFIXED e FLOAT. Igualdade (=) Diferença (/=) Menor que (<) Menor ou igual que (<=) Maior que (>) Maior ou igual que (>=) Operadores de comparação de associação (matching comparison) Foram introduzidos no VHDL 2008, e tem o objetivo de tratar nos tipos baseados no STD_ULOGIC de forma igual os valores lógicos 'H'='1' e também 'L'='0', e 'X'='Z'='W'. São suportados nos tipos de dados: BIT, BIT_VECTOR, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para UFIXED, SFIXED. Igualdade (?=) Diferença (?/=) Menor que (?<) Menor ou igual que (?<=) Maior que (?>) Maior ou igual que (?>=) Atributos em VHDL. Atributos de síntese: Em VHDL existem diversos atributos de sintese que controlam a forma como o processo de "Analysis & Synthesis" é realizado pelo Quartus II. Uma listagem completa pode ser encontrada em: VHDL Synthesis Attributes and Directives - Quartus Prime Pro Edition Help version 18.1 ATTRIBUTE enum_encoding [3] type fruit is (apple, orange, pear, mango); attribute enum_encoding : string; attribute enum_encoding of fruit : type is "11 01 10 00"; ATTRIBUTE chip_pin [4] entity foo is port (sel : in std_logic; data : in std_logic_vector(3 downto 0); o : out std_logic); end foo; architecture rtl of foo is attribute chip_pin : string; attribute chip_pin of sel : signal is "C4"; attribute chip_pin of data : signal is "D1, D2, D3, D4"; begin -- Specify additional code end architecture; O uso desse atributo sobrepõe a atribuição dos pinos através da IDE do Quartus II, e por isso não é recomendável. O atributo de síntese chip_pin pode ser usado apenas em portas da entidade "top-level" do projeto. . Aula 17 (1 dez) Atributos em VHDL. Atributos de síntese: ATTRIBUTE keep [5] O atributo de síntese KEEP, sinaliza ao processo de "Analysis & Synthesis" para manter intacto um determinado signal ou componente. signal a,b,c : std_logic; attribute keep: boolean; attribute keep of a,b,c: signal is true; Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) Exemplo 5.8 Gerador de Pulsos estreitos ATTRIBUTE preserve [6], [7]. signal a,b,c : std_logic; attribute preserve: boolean; attribute preserve of a,b,c: signal is true; ATTRIBUTE noprune[8]. signal reg1: std_logic; attribute noprune: boolean; attribute noprune of reg1: signal is true; Exemplo 4.5: Registros redundantes Síntese sem e com os atributos keep, preserve e noprune ENTITY redundant_registers IS PORT ( clk, x: IN BIT; y: OUT BIT); END ENTITY; ARCHITECTURE arch OF redundant_registers IS SIGNAL a, b, c: BIT; ATTRIBUTE keep: BOOLEAN; ATTRIBUTE keep of a,b,c: SIGNAL IS FALSE; ATTRIBUTE preserve: BOOLEAN; ATTRIBUTE preserve OF a, b, c: SIGNAL IS FALSE; ATTRIBUTE noprune: BOOLEAN; ATTRIBUTE noprune OF a, b, c: SIGNAL IS FALSE; BEGIN PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN a <= x; b <= x; c <= x; END IF; END PROCESS; y <= a AND b; END ARCHITECTURE; Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Figura 3.4 - Technology Map do circuito compilado sem Attribute Fonte: Elaborado pelo autor. Figura 3.5 - Technology Map do Circuito com Attribute Preserve (or Keep) Fonte: Elaborado pelo autor. Figura 3.6 - Technology Map do Circuito com Attribute Noprune Fonte: Elaborado pelo autor. Ver pag. 91 a 111 de Atributos predefinidos são definidos no padrão 1076-2019 - IEEE Standard for VHDL Language Reference Manual. Esse documento pode ser acesso via o portal Periódicos Capes acesso CAFE. Para cada atributo existe uma descrição completa como mostrado a seguir. P'LEFT Kind: Value. Prefix: Any prefix P that is appropriate for an object with a scalar type or subtype T, or an alias thereof, or that denotes any scalar type or subtype T. Result type: Same type as T. Result: The left bound of T. A seguir estão listados alguns dos atributos mais utilizados. 16.2.2 Predefined attributes of types and objects (p.270) P'LEFT - The left bound of T. P'RIGHT - The right bound of T. P'HIGH - The upper bound of T. P'LOW - The lower bound of T. P'ASCENDING - It is TRUE if T is defined with an ascending range; FALSE otherwise. P'LENGTH - maximum(0, T’POS(T’HIGH) – T’POS(T’LOW) + 1) P'RANGE - The range T'LEFT to T'RIGHT if the range of T is ascending, or the range T'LEFT downto T'RIGHT if the range of T is descending P'REVERSE_RANGE - The range T'RIGHT downto T'LEFT if the range of T is ascending, or the range T'RIGHT to T'LEFT if the range of T is descending T'POS(X) - The position number of the value of the parameter T'VAL(X) - The value whose position number is the universal_integer value corresponding to X. 16.2.3 Predefined attributes of arrays (p.275) A'LEFT [(N)] - Left bound of the Nth index range of A A'RIGHT [(N)] - Right bound of the Nth index range of A A'HIGH [(N)] - Upper bound of the Nth index range of A A'LOW [(N)] - Lower bound of the Nth index range of A. A'RANGE [(N)] - The range A'LEFT(N) to A'RIGHT(N) if the Nth index range of A is ascending, or the range A'LEFT(N) downto A'RIGHT(N) if the Nth index range of A is descending A'REVERSE_RANGE [(N)] - The range A'RIGHT(N) downto A'LEFT(N) if the Nth index range of A is ascending, or the range A'RIGHT(N) to A'LEFT(N) if the Nth index range of A is descending. A'LENGTH [(N)] - Number of values in the Nth index range A'ASCENDING [(N)] - TRUE if the Nth index range of A is defined with an ascending range; FALSE otherwise. 16.2.4 Predefined attributes of signals (p. 277) S'EVENT - A value that indicates whether an event has just occurred on signal S. S'LAST_VALUE - For a signal S, if an event has occurred on S in any simulation cycle, S'LAST_VALUE returns the value of S prior to the update of S in the last simulation cycle in which an event occurred; otherwise, S'LAST_VALUE returns the current value of S. 16.2.5 Predefined attributes of named entities (p. 279) E'SIMPLE_NAME - The simple name, character literal, or operator symbol of the named entity Atributos definidos pelo usuário; attribute attribute_name: attribute_type; attribute attribute_name of entity_tag [signature]: entity_class is value; Aula 18 (2 dez) - Laboratório remoto AE7 - Estudo dos atributos de objetos e de síntese Aula19 (7 dez) Tipos definidos pelo usuário: Escalares (Inteiros e Enumerados) Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D. Ver : Array em VHDL Exemplo 3.5: Array de Integers 1D x 1D O código abaixo cria um array de inteiros e utiliza as entradas "row" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_integer is port ( row : in integer range 1 to 3; slice : out integer range 0 to 15 ); end entity; architecture teste of array_1Dx1D_integer is type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15; constant table : a1Dx1D_integer := (15, 5, 7); begin slice <= table(row); end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Qual o valor na saída quando a entrada row = 2? 4) Quantos elementos lógicos são necessários para fazer a síntese deste circuito? Exemplo 3.6: Array de bits 1D x 1D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_bit is port ( row : in integer range 1 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out bit_vector(1 to 2); slice3 : out bit_vector(1 to 4); slice4 : out bit_vector(1 to 3) ); end entity; architecture teste of array_1Dx1D_bit is type a1Dx1D_bit is array (1 to 3) of bit_vector(1 to 4); constant table : a1Dx1D_bit := (('1', '1', '1', '1'), --15 ('0', '1', '0', '1'), -- 5 ('0', '1', '1', '1')); -- 7 begin --slice1 <= table(row)(column); --slice2 <= table(row)(1 to 2); --slice3 <= table(row)(1 to 4); --slice4 <= table(1 TO 3)(column); --slice4 <= table(1)(column) & table(2)(column) & table(3)(column); --gen : for i in 1 to 3 generate -- slice4(i) <= table(i)(column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único Exemplo 3.7: Array de bits 2D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_2D_bits is port ( row : in integer range 0 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_2D_bits is type a2D_bits is array (1 to 3, 1 to 4) of bit; constant table : a2D_bits := (('0', '0', '0', '1'), ('1', '0', '0', '1'), ('1', '1', '0', '1') ); begin --slice1 <= table(row, column); --slice2 <= table(row, 1 TO 2); --slice3 <= table(row, 1 TO 4); --slice4 <= table(1 TO 3, column); --slice4 <= table(1, column) & table(2, column) & tabl --gen : for i in 1 to 3 generate -- slice4(i) <= table(i, column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único Notas importantes A retirada de fatias (SLICES) dos ARRAYs só pode ser feita se o array foi definido com um vetor de vetores (1Dx1D ou 1Dx1Dx1D). Ainda assim é necessário respeitar a ordem dos índices do VETOR. No caso abaixo é ascendente (TO), e dentro dos limites (1 to 4). type a1Dx1D_bit is array (1 to 3) of BIT_VECTOR(1 to 4); A retirada de fatias (SLICES) dos ARRAYs por coluna ou em ARRAY 2D ou 3D pode ser feita usando a retirada de elemento a elemento e concatenando-os ou atribuindo-os diretamente ao vetor de saída. type a2D_bits is array (1 to 3, 1 to 4) of bit; type a3D_bits is array (1 to 3, 1 to 4, 1 to 2) of bit; Concatenando por linha (ROW) ou coluna (COLUMN). slice3 <= table(row, 1) & table(row, 2) & & table(row, 3) & & table(row, 4); slice4 <= table(1, column) & table(2, column) & table(3, column); Amostrando elemento a elemento por linha (ROW) ou coluna (COLUMN gen1 : for j in 1 to 4 generate slice3(j) <= table(row, j); end generate; gen2 : for i in 1 to 3 generate slice4(i) <= table(i, column); end generate; Aula 19 (9 dez) - Laboratório remoto Como usar ARRAYs em portas? Declaração do TYPE em PACKAGE Exemplo 3.8: Multiplexador com porta 1D x 1D.:: -----Package:------------ -- File: my_pkg.vhd ------------------------- package my_data_types is type a1Dx1D_bit_vector is array (0 to 3) of BIT_VECTOR(7 downto 0); end my_data_types; -----Main code: -------- -- File: mux1Dx1D.vhd ------------------------- use work.my_data_types.all; entity mux1Dx1D is port ( x : in a1Dx1D_bit_vector; sel : integer range 0 to 3; y : out BIT_VECTOR(7 downto 0) ); end entity; architecture pedroni of mux1Dx1D is begin y <= x(sel); end architecture; Ver pag. 60 a 73 de A declaração de RECORD Enquanto que em um ARRAY todos os elementos devem ser obrigatoriamente do mesmo tipo, em um RECORD (Registro) os elementos podem ser de tipos diferentes. type memory_access is record address : integer range 0 to 255; block : integer range 0 to 3; data : BIT_VECTOR(15 downto 0); end record; --Escrita no RECORD constant endereco : memory_access := (34, 3, "010011110101011"); --Acesso ao RECORD signal address_lido : integer range 0 to 255; signal block_lido : integer range 0 to 3; signal data_lido : bit_vector(15 downto 0); address_lido <= endereco.address; block_lido <= endereco.block; data_lido <= endereco.data; Um exemplo de uso do RECORD é: entity record_example is port ( flag : out BIT_VECTOR(1 to 4); sum : out natural range 0 to 15 ); end entity; architecture record_example of record_example is type pair is record a, b : natural range 0 to 7; end record; type stack is array (1 to 4) of pair; constant matrix : stack := ((1, 2), (3, 4), (5, 6), (7, 0)); begin gen : for i in 1 to 4 generate flag(i) <= '1' when matrix(i).a > matrix(i).b else '0'; end generate; sum <= matrix(1).a + matrix(1).b; end architecture; As declarações de SUBTYPE A declaração de SUBTYPE é usada para restringir as declarações de TYPE. Abaixo estão alguns exemplos. subtype natural is integer range 0 to integer'HIGH; subtype positive is integer range 1 to integer'HIGH; subtype my_integer is integer range - 32 to 31; Uso da declaração ALIAS A declaração ALIAS define um nome alternativo para uma entidade ou objeto. ALIAS new_name [: specifications] IS original_name [signature]; Alguns exemplos do uso do ALIAS para objetos (SIGNAL). SIGNAL data_bus: STD_LOGIC_VECTOR(31 DOWNTO 0); --bus1 is a new name for data_bus: ALIAS bus1 IS data_bus; --bus2 is a new name for data_bus, but with a modified range: ALIAS bus2: STD_LOGIC_VECTOR(32 DOWNTO 1) IS data_bus; --bus3 is another name for data_bus, with an ascending range: ALIAS bus3: STD_LOGIC_VECTOR(1 TO 32) IS data_bus; --upper_bus1 is a new name for the upper half of data_bus ALIAS upper_bus1 IS data_bus(31 DOWNTO 16); --upper_bus2 is a new name for the upper half of data_bus, but --with a modified range: ALIAS upper_bus2: STD_LOGIC_VECTOR(17 TO 32) IS data_bus(31 DOWNTO 16); --lower_bus1 is a new name for the lower half of data_bus ALIAS lower_bus1 IS data_bus(15 DOWNTO 0); --lower_bus2 is a new name for the lower half of data_bus, but --with a modified range: ALIAS lower_bus2: STD_LOGIC_VECTOR(1 TO 16) IS data_bus(15 DOWNTO 0); Ver pag. 112 a 113 de Veja um exemplo de uso de alias no pacote numeric_std.vhd function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is constant L_LEFT: INTEGER := L'LENGTH-1; alias XL: UNSIGNED(L_LEFT downto 0) is L; alias XR: UNSIGNED(L_LEFT downto 0) is R; variable RESULT: UNSIGNED(L_LEFT downto 0); variable CBIT: STD_LOGIC := C; begin for I in 0 to L_LEFT loop RESULT(I) := CBIT xor XL(I) xor XR(I); CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I)); end loop; return RESULT; end ADD_UNSIGNED; NOTA: No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma. Sobrecarga de operadores function "+" (a : integer; b : bit) return integer is begin if (b = '1') then return a + 1; else return a; end if; end "+"; function "+" (a : integer; b : std_logic) return integer is begin if (b = '1') then return a + 1; else return a; end if; end "+"; Ver pag. 91 a 108 de AE8 - Estudo dos arrays Aula 20 e 21 (14 e 15 dez) A implementação de circuitos aritméticos com operadores deve seguir as seguintes recomendações: Para o uso dos operadores o mais adequado é utilizar o padrão industrial STD_LOGIC_VECTOR. Internamente os valores das portas devem ser convertidos ou para valores INTEGER ou para UNSIGNED/SIGNED. para tal é necessário utilizar o pacote numeric_std da biblioteca ieee. Figura 3.7 - Conversões entre tipos Integer, Unsigned, Signed, Std_logic_vector Fonte: Aritmética com vetores em VDHL. a conversão de um objeto (vetor)a_SLV do tipo STD_LOGIC_VECTOR para um objeto (vetor)a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) é feita pela conversão de tipo UNSIGNED a_UNS <= unsigned(a_SLV); a_SIG <= signed(a_SLV); a conversão de um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) para um objeto (escalar)a_INT do tipo INTEGER é feita pela chamada da função TO_INTEGER a_INT <= to_integer(a_UNS)); a_INT <= to_integer(a_SIG)); a conversão de um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) para um objeto (vetor) a_SLV do tipo STD_LOGIC_VECTOR é feita pela conversão de tipo STD_LOGIC_VECTOR a_SLV <= std_logic_vector(a_UNS); a_SLV <= std_logic_vector(a_SIG); a conversão de um objeto (escalar) a_INT do tipo para um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) é feita pela chamada da função TO_UNSIGNED (TO_SIGNED). Essa função tem um segundo parâmetro que indica o número de bits NBITS desse um objeto (vetor). a_UNS <= to_unsigned(a_INT,NBITS)); a_SIG <= to_signed(a_INT, NBITS)); Também é fundamental considerar a faixa de valores coberta por $N$ bits. Para tipos UNSIGNED a faixa é de $0$ até $2^{N}-1$, enquanto que para SIGNED a faixa é de $-2^{N-1}$ até $2^{N-1}-1$. Assim com 3 bits é possível representar valores entre -4 até 3 com um tipo SIGNED e 0 até 7 com um tipo UNSIGNED. Para uso adequado dos operadores também é necessário considerar o tamanho (número de bits) requerido para o resultado em função do tamanho dos operandos. A declaração dessas funções "+", "-", "*" e "/" no PACKAGE Numeric std.vhd mostra o tamanho a ser obtido no resultado. function "+" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Adds two UNSIGNED vectors that may be of different lengths. function "-" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Subtracts two UNSIGNED vectors that may be of different lengths. function "*" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0). -- Result: Performs the multiplication operation on two UNSIGNED vectors -- that may possibly be of different lengths. function "/" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(L'LENGTH-1 downto 0) -- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R. -- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued. function "rem" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(R'LENGTH-1 downto 0) -- Result: Computes "L rem R" where L and R are UNSIGNED vectors. function "mod" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(R'LENGTH-1 downto 0) -- Result: Computes "L mod R" where L and R are UNSIGNED vectors. Portanto podemos concluir que: Para operações de "+" ou "-": O tamanho do resultado é igual ao tamanho do maior operando. Exemplo: r[7..0] = a[7..0] + b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8 bits. Para a operações "*": O tamanho do resultado é igual a soma do tamanho dos dois operandos. Exemplo: r[12..0] = a[7..0] * b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8+5 = 13 bits. Para "/": O tamanho do resultado é igual ao tamanho do numerador. Exemplo: r[5..0] = a[5..0] / b[8..0]; a -> 6 bits; b -> 9 bits então r -> 6 bits. No caso da operações de "*" e "/" não ocorre overflow, no entanto no caso da "+" e "-", o overflow/underflow pode ocorrer e precisa ser tratado. Isso pode ser feito acrescentando um bit adicional a saída para conter o overflow ou então sinalizar a sua ocorrência com um bit na saída do circuito. Note que no caso em que ocorrem sucessivas somas, é impraticável ficar aumentando o número de bits para evitar o overflow, de modo que a sinalização do overflow ou uso de escalas, ou representação em ponto fixo ou ponto flutuante podem ser as soluções a serem adotadas. No caso das operações de "+" e "-" também pode ser necessário tratar os sinais de carry in e carry out, que permitem ampliar o tamanho de um somador realizando a sua conexão em cascata, ao mesmo tempo que tratam o overflow. Exercício: Multiplicador/Divisor/Somador/Subtrator com sinal e sem sinal (entradas do tipo STD_LOGIC VECTOR) Exercício: Multiplicador/Divisor/Somador/Subtrator entity operadores is port ( a : in std_logic_vector(5 downto 0); -- 6 bits b : in std_logic_vector(2 downto 0); -- 3 bits sum : out std_logic_vector(? downto 0); -- ? bits sub : out std_logic_vector(? downto 0); -- ? bits mult : out std_logic_vector(? downto 0); -- ? bits div : out std_logic_vector(? downto 0); -- ? bits resto : out std_logic_vector(? downto 0) -- ? bits ); end entity; architecture type_conv_arch of operadores is -- Declarar os sinais necessarios para fazer as conversoes de tipo begin -- Inserir o codigo e definir o tamanho das saidas. end architecture; Possíveis erros de compilação Error (10482): VHDL error ... : object "std_logic_vector" is used but not declared falta declarar a biblioteca ieee e usar o pacote std_logic_1164 library ieee; use ieee.std_logic_1164.all; Error (10327): VHDL error at operadores.vhd(20): can't determine definition of operator ""+"" -- found 0 possible definitions Falta definir uma soma para SLV. C_slv <= A_slv + Bslv Fazer a operação em INTEGER ou UN(SIGNED). Error (10482): VHDL error ... : object "unsigned" is used but not declared falta usar o pacote numeric_std use ieee.numeric_std.all; Error (10344): VHDL expression error at ... : expression has 6 elements, but must have 3 elements na atribuição feita, o objeto receptor o valor tem 3 elementos ("bits"), mas o resultado da expressão tem 6 elementos ("bits"). A solução é corrigir a definição do objeto ou usar a função resize para atribuir o número correto de elementos Resultados da simulação funcional. Após a simulação funcional, é necessário analisar os resultados obtidos em cada operação. A figura abaixo mostra 3 analises realizadas. Figura 3.8 - Simulação funcional do Multiplicador/Divisor/Somador/Subtrator Fonte: Elaborado pelo autor. Aula 22 (16 dez) - Laboratório presencial AE9 - Calculadora básica implementada no kit DE2-115 Aula 23 e 24 (21 e 23 dez) Realize as simulações funcional do circuito usando o Modelsim. PASSO 1a: Abra o Modelsim /opt/altera/13.0sp1/modelsim_ae/bin/vsim PASSO 1b: Resete o Layout do Modelsim (caso tenha feito alguma modificação e não saiba como retornar ao original) (Layout > Reset). PASSO 1c: Mude para a pasta onde está o projeto, usando a barra de menu (File > Change Directory... [Escolha a pasta]. Ou via linha de comando na janela de transcript. cd /home/nome_usuario/nome_pasta/... PASSO 1d: Confira se está na pasta correta pwd ls PASSO 1e: Digite o código abaixo e salve no arquivo n_flip_flop.vhd na pasta AE10 ------------------------------------------------------ -- FILE : n_flip_flop.vhd -- AUTOR: Marcos Moecke -- DATA : 22 de dezembro de 2021 ------------------------------------------------------ LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY n_flip_flop IS GENERIC (N : NATURAL := 4); PORT ( clk : IN std_logic; rst : IN std_logic; d : IN std_logic_vector(N - 1 DOWNTO 0); q : OUT std_logic_vector(N - 1 DOWNTO 0) ); END; ARCHITECTURE ifsc_v1 OF n_flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst = '1') THEN q <= (OTHERS => '0'); ELSIF (clk'EVENT AND clk = '1') THEN q <= d; END IF; END PROCESS; END; PASSO 1f: Compile o arquivo vhd do projeto. (Compile > Compile... selecione [n_Flip_Flop.vhd] e clique em [Compile]). Responda a [Create Library?] com [Yes]. Em seguida clique em [Done]. Ou vlib work vcom -work work n_flip_flop.vhd PASSO 1g: Inicie a simulação (Simulation > Start Simulation... na aba [Design] selecione a Entity [n_Flip_Flop] no Package work e clique em [OK]. Ou vsim work.n_flip_flop PASSO 1h: Insira os sinais de entrada e de saída na janela Wave. Clique sobre os sinais na janela Objects e arraste-o até a janela Wave. PASSO 2: Define o valor dos sinais de entrada usando os comandos force e clock. PASSO 3: Realize a simulação de 1000 ps Opção 1: Clique 10 vezes sobre o icone [Run] ou [F9] Opção 2: Digite 10 vezes o comando run na janela Transcript (cada run dura o tempo indicado ao lado esquerdo do icone [Run] Opção 3: Digite o comando run 1000 ps PASSO 4: Análise da simulação Selecione com o shift_clique_esquerdo do mouse os sinas d e q (barramentos de 4 bits) e em seguida clique_direito e selecione [radix > unsigned]. PASSO 5: Criação de um testebench com arquivo .do Use os comandos da janela de transcript para criar um arquivo tb_FF.do que permite repetir de forma automática o teste realizado. ################################ # FILE : tb_FF.do # AUTOR: Marcos Moecke # DATA : 14 de agosto de 2019 ################################ Para conhecer melhor o MODELSIM GRAPHICAL WAVEFORM EDITOR, consulte o INTRODUCTION TO SIMULATION OF VHDL DESIGNS USING MODELSIM GRAPHICAL WAVEFORM EDITOR

Unidade 4 - Código Concorrente

• 4 AULAS

Unidade 4 - Código Concorrente

Aula 25 (1 fev) Código Concorrente. Uso de Operadores instrução WHEN-ELSE (WHEN) <optional_label>: <target> <= <value> when <condition> else <value> when <condition> else <value> when <condition> else ... <value>; Importante: O último ELSE deve cobrir todos os demais valores para evitar a criação de LATCHES. Warning (13012): Latch ... has unsafe behavior No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Conditional Signal Assignment] instrução WITH-SELECT-WHEN (SELECT) <optional_label>: with <expression> select <target> <= <value> when <choices>, <value> when <choices>, <value> when <choices>, ... <value> when others; Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES, ou erros de análise. Error (10313): VHDL Case Statement error ...: Case Statement choices must cover all possible values of expression No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]. Mas ATENÇÃO, faltam as virgulas após cada escolha. Exemplo 5.1 + 5.2 Exemplo de mux usando 3 tipos de arquiteturas: com portas discretas, com WHEN-ELSE e com WITH-SELECT --------------------------- -- FILE mux4x1.vhd -- --------------------------- library ieee; use ieee.std_logic_1164.all; entity mux4x1 is port ( x0, x1, x2, x3 : in STD_LOGIC; sel : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC ); end entity; architecture operators_only of mux4x1 is begin y <= (not sel(1) and not sel(0) and x0) or (not sel(1) and sel(0) and x1) or (sel(1) and not sel(0) and x2) or (sel(1) and sel(0) and x3); end architecture; architecture operators_only_alias of mux4x1 is alias s1 is sel(1); alias s0 is sel(0); begin y <= (not s1 and not s0 and x0) or (not s1 and s0 and x1) or (s1 and not s0 and x2) or (s1 and s0 and x3); end architecture; architecture with_WHEN of mux4x1 is begin y <= x0 when sel = "00" else x1 when sel = "01" else x2 when sel = "10" else x3; end architecture; architecture with_SELECT of mux4x1 is begin with sel select y <= x0 when "00", x1 when "01", x2 when "10", x3 when others; end architecture; configuration which_mux of mux4x1 is -- for operators_only end for; -- for operators_only_alias end for; for with_WHEN end for; -- for with_SELECT end for; end configuration; Verifique os três circuitos (RTL e Technology Map) considerando as entradas x0 a x3 e a saída y com apenas um elemento. Mude a entrada x para STD_LOGIC_VECTOR(3 downto 0). Como poderia ser feito o código para que pudesse ser selecionada uma entrada entre N = 2^M. Modifique os circuitos para que tenham as entradas x0 a x3 e a saída y com 4 elementos. No caso do uso de WHEN-ELSE e WITH-SELECT é só alterar o tamanho dos vetores STD_LOGIC_VECTOR. Qual é a solução para a descrição com portas? Veja se consegue implementar uma solução. Note que para associar uma entre várias arquiteturas para a mesma ENTITY está sendo utilizada a instrução CONFIGURATION. A ARCHITECTURE que está descomentada é a que será associada a ENTITY. Caso não se use a instrução CONFIGURATION, a última será a ARCHITECTURE utilizada. Importante todas as ARCHITECTURE devem estar sintaticamente corretas pois o configuration apenas faz a associação configuration which_mux of mux4x1 is -- for operators_only end for; -- for operators_only_alias end for; for with_WHEN end for; -- for with_SELECT end for; end configuration; Ver pag. 121 a 127 de Uso da instrução FOR-GENERATE label: FOR identificador IN faixa GENERATE [Parte_Declarativa BEGIN] Instruções_concorrentes ... END GENERATE [label]; Exercício - Dado o somador para 4 entradas a(0) até a(3), use o FOR-GENERATE para torná-lo um somador para N entradas. --------------------- -- FILE my_pkg.vhd -- --------------------- library ieee; use ieee.std_logic_1164.all; package my_pkg is type a_slv is array(natural range <>) of std_logic_vector (3 downto 0); end package; --------------------------- -- FILE vector_adder.vhd -- --------------------------- library ieee work; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.my_pkg.all; entity vector_adder is generic (N : natural := 4); port ( a : in a_slv (0 to N-1); soma : out std_logic_vector (3 downto 0)); end entity; -- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas. architecture ifsc_v1 of vector_adder is signal soma_sig : signed(3 downto 0); begin soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3)); soma <= std_logic_vector(soma_sig); end architecture; -- Versão que realiza a soma usando um FOR GENERATE architecture ifsc_v2 of vector_adder is begin end architecture; --------------------------- -- FILE vector_adder.vhd -- --------------------------- configuration ifsc_cfg of vector_adder is -- for ifsc_v1 end for; for ifsc_v2 end for; end configuration; Aula 26 (3 fev) Conhecer o Código Gray Implementação de conversor Binário para Gray. ------------------------- -- File: bin2gray.vhd -- ------------------------- entity bin2gray is generic (N : natural := 4 ) port ( g : out std_logic_vector(____) b : in std_logic_vector(____) ) end entity architecture ifsc_v1 of ____ is begin end architecture architecture ifsc_v2 of ____ is begin end architecture Implementação de conversor Gray para Binário. ------------------------- -- File: gray2bin.vhd -- ------------------------- entity gray2bin is generic (N : natural := 4 ) port ( g : in std_logic_vector(____) b : out std_logic_vector(____) ) end entity architecture ifsc_v1 of ____ is begin end architecture architecture ifsc_v2 of ____ is begin end architecture Aula 27 (8 fev) Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU). Escreva o código VHDL que implemente a ALU mostrada no diagrama abaixo. Use operações do tipo SIGNED. As entradas a e b e saída y ter o número de bits definido através de GENERIC, e ser do tipo STD_LOGIC_VECTOR. Faça simulação funcional para os diferentes OPCODE. ---------------------- -- File: alu.vhd -- ---------------------- entity alu is generic (N : natural := 8); port ( a, b : in std_logic(? downto 0); cin : in std_logic; opcode : in std_logic(? downto 0); y : out std_logic(? downto 0) ); end entity; architecture alu of alu is begin end architecture; Figura 3.9 - Unidade de Lógica e Aritmética Fonte: pag. 127 . Ver pag. 127 a 134 de Aula 28 (10 fev) Outros exemplos a serem estudados: Porta AND e NAND generica (uso do FOR GENERATE) Detector de paridade

Unidade 5 - Código Sequencial

• 4 ENCONTROS

Unidade 5 - Código Sequencial

Aula 29 (15 fev) Código Sequencial. Diferenças entre código concorrente e sequencial <=> circuitos combinacional e sequencial Diferenças entre os objetos SIGNAL e VARIABLE Tipos de elementos de memória: Latch x Flip-flop Latch D Flip-flop tipo D com reset assíncrono e com reset (clear) síncrono Seção de código sequencial PROCESS: lista de sensibilidade [rótulo:] PROCESS [(lista_de_sensibilidade)] [IS] [parte_declarativa] BEGIN afirmação_sequencial; afirmação_sequencial; ... END PROCESS [rótulo]; Instrução IF [rótulo:] IF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSIF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSE afirmação_sequencial; afirmação_sequencial; ... END IF [rótulo]; Exemplos: DFFs com Reset Assincrono e Reset Sincrono, com Enable, com Preset (Variação Ex 6.1). --Flip Flop tipo D com reset assincrono, sensivel a borda de subida. process (clock,reset) begin if (reset = '1') then q <= '0'; -- elsif (clock'event and clock = '1') then or elsif (rising_edge(clock)) then q <= d; end if; end process; --Flip Flop tipo D com preset assincrono e sinal de enable, sensivel a borda de descida. process (clock, preset) begin if (preset = '1') then q <= '1'; elsif (falling_edge(clock)) then if (enable = '1') then q <= d; end if; end if; end process; Comparar com Latch (sem clk'event). --Latch tipo D com reset assincrono. process (enable, reset, d) begin if (reset = '1') then d <= '0'; elsif (enable='1')) then q <= d; end if; end process; Ver pag. 151 a 156 de -- Flip Flop tipo D com reset síncrono sensível a borda de subida. -- Modifique a descrição para que o reset_ass seja assíncrono e reset_sinc seja síncrono. -- Note que a função rising_edge(clock) é equivalente a (clock'event and clock'last_value = '0' and clock = '1')) process (clock, reset) begin if (reset = '1') then q <= '0'; elsif (clock'event and clock'last_value = '0' and clock = '1')) then q <= d; end if; end process; Simulação funcional do DFFs e do Latch Porta paralela com N DFFs. Aula 30 (16 fev) Contador crescente 0-N (baseado no Ex.6.2), com N = 2^Mbits-1 (1 3 7 15) Com overflow no valor máximo Contador crescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor máximo Com overflow no valor máximo Contador decrescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor mínimo Com underflow no valor máximo ATUAL Aula 31 (17 fev) Projetar um contador em BCD entre 0 e 99, com entrada de clock, reset e saidas unidade(0 a 9) e dezena (0 a 9). versão 1 - contagem crescente. versão 2 - contagem decrescente. versão 3 - contagem crescente ou decrescente controlado por uma entrada DIR. Se DIR = '0' a contagem é crescente se DIR = '1' a contagem é decrescente. Nota: Antes de implementar a versão 3 verifique no RTL das versões 1 e 2 as diferenças, e pense nas possibilidades de reutilização do hardware. O que é comum entre elas e o que precisa ser acrescentado na versão 3. Tente obter uma versão com o mínimo acréscimo em elementos lógicos.

Avaliações

Nas avaliações A1 e A2 serão realizadas de forma presencial e vocês poderão consultar apenas as folhas entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

ATIVIDADE EXTRA-CLASSE (AE)

A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle da disciplinas, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.

AE1 - Palavras-cruzadas INTRODUÇÃO

AE1 - Palavras-cruzadas INTRODUÇÃO
BÔNUS 0,3 pontos na avaliação A1 - 0,2 pontos na avaliação A1 - 0,1 pontos na avaliação A1 -

AE2 - Conhecendo os dispositivos lógicos programáveis

AE2 - Conhecendo os dispositivos lógicos programáveis

Atividade Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II. Capture as telas solicitadas e depois utilize-as em um relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) Em seguida escolha um dos seguintes dispositivos e repita todo o procedimento: Modifique a família para Cyclone IV E e use um dispositivo para EP4CE****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Multiplicadores, PLLs. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Modifique a família para Stratix II GX e use o dispositivo para EP2SGX****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Elementos DSP, PLL, DLL. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Procure comparar os resultados obtidos nos dois procedimentos. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar os dois projetos. Envie um relatório em PDF, incluindo as imagens capturadas (inclua legenda em cada figura) e escreva para cada imagem um texto comentando o que representa. O relatório também deve ter a identificação (autor, título, data) uma breve introdução e uma conclusão. A descrição dos procedimentos feita na página wiki não precisa incluída no relatório. Use preferencialmente o Overleaf para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE3 - SNCT 2021 | 5G e Conectividade com IoT

AE3 - SNCT 2021
5G e Conectividade com IoT
Após assistir a palestra e debate do dia de hoje, seguem algumas perguntas que devem ser respondidas em um PDF. Cite os palestrantes do evento de hoje. Dentro da parte inicial apresentada pelo Fabrício Sgambati, qual foi a parte que mais te impressionou? Escreva umas 10 linhas sobre o tópico. Qual foi a tua avaliação sobre o evento de hoje? Comente o que achou. Qual dos palestrantes trouxe a informação que mais te interessou? Justifique.

AE4 - Programação do kit Mercurio IV

AE4 - Programação do kit Mercurio IV

Objetivos Revisar o processo de programação do FPGA usando um kit de desenvolvimento Fazer as adaptações necessárias para o circuito funcionar no kit Verificar e corrigir o problema do repique (bouncing) da chave usada no CLK Procedimento de laboratório Passo 1 Escrever o código do projeto counter (já simulado em aula anterior), incluindo as adaptações necessárias para o uso dos LEDs da matriz de leds do kit Mercurio IV. entity counter is generic (WIDTH : in natural := 4); port ( RST : in std_logic; CLK : in std_logic; LOAD : in std_logic; DATA : in std_logic_vector(WIDTH-1 downto 0); R0 : out std_logic Q : out std_logic_vector(WIDTH-1 downto 0)); end entity; architecture ifsc_v1 of counter is signal Q_aux : std_logic(WIDTH-1 downto 0); begin process(RST,CLK) is begin if RST = '1' then Q_aux <= (others => '0'); elsif rising_edge(CLK) then if LOAD= '1' then Q_aux <= DATA; else Q_aux <= std_logic_vector(unsigned(Q_aux) + 1); end if; end if; end process; -- Adaptacao feita devido a matriz de leds acender com ZERO Q <= not Q_aux; -- Para acender um led eh necessario colocar ZERO na linha correspondente da matriz. R0 <= '0'; end architecture; Passo 2 Preparando para gravar o circuito lógico no FPGA Escolher o DEVICE: EP4CE30F23C7 Usar como pinos de entrada e saída do FPGA os seguintes: CLK: PIN_Y17 ou PIN_V21 DATA[3]: PIN_H18 DATA[2]: PIN_H20 DATA[1]: PIN_K21 DATA[0]: PIN_J21 LOAD: PIN_Y22 Q[3]: PIN_J6 Q[2]: PIN_K8 Q[1]: PIN_J8 Q[0]: PIN_L8 RST: PIN_W21 R0: PIN_F10 Programando o FPGA através da USB-Blaster Passo 3 Realizar os seguintes testes, acionando as chaves e observando o resultado nos LEDs: Carregar um valor nas chaves DATA[3..0], mudar LOAD para ALTO e acionar a chave CLK. Verificar e anotar o comportamento. Repetir com valores diferentes nas DATA[3..0]. Mudar RST para ALTO, e verificar e anotar o comportamento. Manter LOAD em BAIXO e acionar a chave CLK várias vezes (no mínimo 16 vezes). Verificar e anotar o comportamento. O comportamento é o esperado para o número de mudanças da chave CLK? Dica Se desejar desligar a luz do LCD, basta fixar o pino LCD_BACKLIGHT (V10) - Controlador do backlight em '0'. -- insira na declaração das portas da entity a linha LCD_BACKLIGHT: std_logic; -- insira na architecture a linha LCD_BACKLIGHT <= '0'; Após fazer a Análise e Síntese, defina o pino v10 para essa porta. LCD_BACKLIGHT: PIN_V10 Passo 4 Eliminar o repique da chave CLK, inserindo no código um circuito anti-repique, com um tempo de anti-repique de 10ms: entity COUNTER_db is ... CLK50MHz : in std_logic; ... end entity architecture ifsc_v2 of COUNTER_db is ... signal CLK_db: std_logic := '0'; ... begin -- debouncer de 10ms process (CLK50MHz, CLK, RST, CLK_db) is constant max_cnt: natural := 500000; -- 500000 10ms para clk 20ns variable cnt_db : integer range 0 to max_cnt-1; begin if (RST = '1') then cnt_db := 0; CLK_db <= '0'; elsif ((CLK = '0') and (CLK_db = '0')) or ((CLK = '1') and (CLK_db = '1')) then cnt_db := 0; elsif (rising_edge(CLK50MHz)) then if (cnt_db = max_cnt - 1) then CLK_db <= not CLK_db; else cnt_db := cnt_db + 1; end if; end if; end process; ... -- Troque no process(RST,CLK) a entrada '''CLK''' do circuito anterior pela entrada '''CLK_db''' Acrescentar o pinos de entrada CLK50MHz: CLK50MHz: PIN_T1 acrescente um arquivo para restringir a análise temporal (Timing Analysis) a 50MHz para a entrada de clock CLK50MHz Restringir a frequencia máxima de clock no Quartus II create_clock -name CLK50MHz -period 50MHz [get_ports -no_case {clk*}] Passo 5 Repita os teste feitos no Passo 3, acionando as chaves e observando o resultado nos LEDs: Carregar um valor nas chaves DATA[3..0], mudar LOAD para ALTO e acionar a chave CLK. Verificar e anotar o comportamento. Repetir com valores diferentes nas DATA[3..0]. Mudar RST para ALTO, e verificar e anotar o comportamento. Manter LOAD em BAIXO e acionar a chave CLK várias vezes (no mínimo 16 vezes). Verificar e anotar o comportamento. O comportamento é o esperado para o número de mudanças da chave CLK? Reduza o tempo do circuito anti-repique para 1us (microsegundo) max_cnt = 50, e verifique o funcionamento da chave CLK Relatório Técnico Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado; resultados obtidos (com imagens dos itens importantes) e análise dos resultados; conclusão. apêndice (se desejar pode ser disponibilizados vídeos do funcionamento do circuito nos Passos 3 e 5 O relatório deve também responder as questões levantadas e mostrar que os objetivos apresentados na introdução foram atendidos.

AE5 - Desafio das vagas de garagem

AE5 - Desafio das vagas de garagem

Atividade Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II. Capture as telas solicitadas e depois utilize-as em um relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) Em seguida escolha um dos seguintes dispositivos e repita todo o procedimento: Modifique a família para Cyclone IV E e use um dispositivo para EP4CE****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Multiplicadores, PLLs. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Modifique a família para Stratix II GX e use o dispositivo para EP2SGX****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Elementos DSP, PLL, DLL. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Procure comparar os resultados obtidos nos dois procedimentos. Entregas O relatório técnico em PDF deverá documentar o projeto e testes realizados, Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado para simular os circuitos; resultados obtidos (com imagens dos itens importantes) e análise dos resultados, comparando as 4 soluções implementadas; conclusão; apêndice (coloque os códigos dos 4 circuitos implementados). Envie um arquivo QAR contendo todos os arquivos necessário para compilar as diferentes versões (3 ou 4 circuitos). Recomenda-se que se utilize como nome dos arquivos VHDL algo como circuitoX.vhd e para os arquivos de simulação tb_circuitoX.vwf. Todos os arquivos devem preferencialmente ficar em um único projeto e QAR. Use preferencialmente o Overleaf para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE6 - Conversor de binário para BCD

AE6 - Conversor de binário para BCD

Atividades Neste laboratório remoto, os alunos deverão implementar uma ou mais soluções do para um circuito conversor de binário para BCD (bin2bcd) com entrada binária variando de 0 a 999. Baseado no exemplo do conversor de binário para BCD - Binary-coded decimal de dois dígitos decimais (00 a 99), mostrado em aula, projete um conversor para 3 dígitos (000 a 999). Escreva o código em VHDL, que dada uma entrada C (entre 0 e 999), fornece nas saídas os dígitos da centena (sc), dezena (sd) e unidade (su). Figura AE6(a) - Exemplo de simulação funcional Fonte: Elaborado pelo autor. Figura AE6(b) - Exemplo de simulação temporal Fonte: Elaborado pelo autor. Anote a quantidade de elementos lógicos do circuito. Figura AE6(c) - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Figura AE6(d) - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Anote o tempo máximo de propagação do circuito. Figura AE6(e) - Exemplo de tempo máximo de propagação (60,588 ns) Fonte: Elaborado pelo autor. Procure reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. Analise o tempo de propagação e área ocupada (número de elementos lógicos) e tente otimizar um ou os dois parâmetros. Se realizar diversas versões, pode anotar os valores de todas elas e fornecer todas as versões, mas foque no melhor desempenho. O aluno apresentar dois projetos como resultado sendo um para o menor tempo máximo de propagação e outro para menor área ocupada (número de elementos lógicos). Faça uma simulação que mostre que o circuito projetado funciona. O arquivo QAR entregue deve ser plenamente compilável e permitir após a Análise e Síntese e execução do arquivo de simulação VWF apresentar o resultado final. Para fins de uniformização na comparação dos resultados utilizem o menor dispositivo da família CYCLONE (EP1C3T100A8). Neste laboratório não é necessário fornecer as imagens RTL e Technology Map usadas para obter e melhorar os circuitos, nem a imagem da simulação que mostra que a versão entregue funciona. Se desejar você pode incluir os arquivos com as imagens de simulação e RTL de comprovação na entrega. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar e simular os projetos . Poste no comentário da atividade: 1) O número de elementos lógicos de cada versão entregue. 2) O tempo máximo de propagação de cada versão entregue. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega de 14 dias. NÃO é necessário entregar um relato simples em PDF, mas pode ser feito se desejar. Caso faça o relato ele deve ter a identificação (autor, título, data), conter informações essenciais para mostrar que o circuito funciona e relatar os resultados obtidos para os parâmetros solicitados. Nesta caso aproveite para descrever como conseguiu reduzir o tempo de propagação e o número de elementos lógicos. Use preferencialmente o Overleaf para gerar o documento. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. Bônus 0,2 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em primeiro lugar no parâmetro menor área ocupada, com comprovação por simulação. 0,2 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em primeiro lugar no parâmetro menor tempo máximo de propagação entre entradas e saída, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em segundo lugar no parâmetro menor área ocupada, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em segundo lugar no parâmetro menor tempo máximo de propagação entre entradas e saída, com comprovação por simulação.

AE7 - Estudo dos atributos de objetos e de síntese

AE7 - Estudo dos atributos de objetos e de síntese

Atividades Neste laboratório remoto, os alunos deverão ser realizar as seguintes atividades: Estudar o Exemplo 4.5 - Registros redundantes Avaliar a quantidade de elementos lógicos utilizadas para as diferentes versões conforme a tabela abaixo. Anote os dados de número de elementos logicos, guarde o RTL e Technology Map de cada versão. Após realizar as 8 versões, compare os resultados e documente em um relato simples, evitando duplicar as figuras que forem iguais. Analise os resultados escrevendo algum paragrafo de conclusão sobre este estudo. Atributo de síntese keep preserve noprune versão 0 false false false versão 1 true false false versão 2 false true false versão 3 true true false versão 4 false false true versão 5 true false true versão 6 false true true versão 7 true true true Desafio 1 - Gerador de pulsos Projetar um circuito gerador de pulsos que a cada transição de decida ou de subida do sinal de entrada A, gere um pulso na saída Y. Neste caso, haverá BÔNUS de 0,2 pontos na avaliação A1 para o aluno que obtiver o circuito que funcione com o menor número de elementos lógicos. Para fins de uniformização na comparação dos resultados utilizem o menor dispositivo da família CYCLONE (EP1C3T100A8). Anote os dados de número de elementos lógicos, guarde o RTL e Technology Map do circuito. Também guarde a imagem da simulação que demonstre que o circuito funciona corretamente. Meça o tempo de duração do pulso na subida do sinal A e também na descida. Analise o resultado escrevendo um parágrafo de conclusão sobre este estudo, considerando as diferentes versões que tentou realizar. Para medir a duração dos pulsos use os cursores do simulador. Figura AE7(a) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns Fonte: Elaborado pelo autor. Figura AE7(b) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns Fonte: Elaborado pelo autor. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar os projetos e para simular (somente segundo projeto). Envie um relato simples em PDF, incluindo as imagens capturadas (inclua legenda em cada figura) e escreva para cada imagem um texto comentando o que representa. O relato deve ter a identificação (autor, título, data). Não é necessário uma introdução e uma conclusão geral da atividade, nem a descrição dos procedimentos feita na página wiki não precisa incluída no relatório. Use preferencialmente o Overleaf para gerar o documento. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega de 14 dias. Bônus 0,2 pontos na avaliação A1 - O primeiro aluno que apresentar a solução do desafio 1 funcionando, com comprovação por simulação. 0,1 pontos na avaliação A1 - O segundo aluno que apresentar a solução do desafio 1 funcionando, com comprovação por simulação. 0,2 pontos na avaliação A1 - O aluno que apresentar a solução do desafio 1 funcionando e fique em primeiro lugar no parâmetro menor número de elementos lógicos, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução do desafio 1 funcionando e fique em segundo lugar no parâmetro menor número de elementos lógicos, com comprovação por simulação.

AE8 - Estudo dos Arrays

AE8 - Estudo dos Arrays

Atividade Altere o "Exemplo 3.5: Array de Integers 1D x 1D" de modo a armazenar 6 valores inteiros com range -128 a 127, e obtenha 3 saídas, indicado pelos 3 endereços de entrada. entity array_1Dx1D_integer is port ( row : in integer range 1 to 3; slice : out integer range 0 to 15 ); end entity; architecture teste of array_1Dx1D_integer is type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15; constant table : a1Dx1D_integer := (15, 5, 7); begin slice <= table(row); end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho (pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Altere o "Exemplo 3.6: Array de bits 1D x 1D" de modo a armazenar 6 vetores de 8 bits e obtenha 3 saídas, indicado pelos 3 endereços de entrada. Insira na matriz os mesmo bits que representam os valores do exemplo anterior. entity array_1Dx1D_bit is port ( row : in integer range 1 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out bit_vector(1 to 2); slice3 : out bit_vector(1 to 4); slice4 : out bit_vector(1 to 3) ); end entity; architecture teste of array_1Dx1D_bit is type a1Dx1D_bit is array (1 to 3) of bit_vector(1 to 4); constant table : a1Dx1D_bit := (('1', '1', '1', '1'), --15 ('0', '1', '0', '1'), -- 5 ('0', '1', '1', '1')); -- 7 begin --slice1 <= table(row)(column); --slice2 <= table(row)(1 to 2); --slice3 <= table(row)(1 to 4); --slice4 <= table(1 TO 3)(column); --slice4 <= table(1)(column) & table(2)(column) & table(3)(column); --gen : for i in 1 to 3 generate -- slice4(i) <= table(i)(column); --end generate; end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho (pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Altere o "Exemplo 3.7: Array de bits 2D" de modo a armazenar os bits do exemplo anterior e obtenha 3 vetores de saída, indicados pelos 3 endereços da colunas de entrada. Insira na matriz os mesmo bits que representam os valores do exemplo anterior. entity array_2D_bits is port ( row : in integer range 0 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_2D_bits is type a2D_bits is array (1 to 3, 1 to 4) of bit; constant table : a2D_bits := (('0', '0', '0', '1'), ('1', '0', '0', '1'), ('1', '1', '0', '1') ); begin --slice1 <= table(row, column); --slice2 <= table(row, 1 TO 2); --slice3 <= table(row, 1 TO 4); --slice4 <= table(1 TO 3, column); --slice4 <= table(1, column) & table(2, column) & tabl --gen : for i in 1 to 3 generate -- slice4(i) <= table(i, column); --end generate; end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho(pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Ao final salve o projeto em um arquivo QAR (sugestão AE8.QAR) Procure comparar os resultados obtidos nos três circuitos. Dica Para acessar linhas ou colunas de uma matriz 1D x 1D ou 2D veja o código abaixo: --Acessando uma linha de uma matriz gen1 : for j in 1 to 4 generate slice3(j) <= table(row, j); end generate; -- Acessando uma coluna de uma matriz gen2 : for i in 1 to 3 generate slice4(i) <= table(i, column); end generate; Entregas Envie o arquivo QAR contendo todos os arquivos necessário para compilar e simular. Entregue um PDF contendo relato simples dos resultados, imagens e análise desses resultados e um conclusão. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE9 - Calculadora básica implementada no kit DE2-115

AE9 - Calculadora básica implementada no kit DE2-115

Objetivos Estudar as limitações dos operadores aritméticos de (+, -, *, / e REM) Desenvolver soluções para sinalizar erro, evitar erro ou aplicar saturação na saída Analisar a área ocupado pelo circuito e também o máximo tempo de propagação Programar o kit DE2-115 para atuar como calculadora básica de 4 operações Procedimento de laboratório Passo 1 Adaptar o "Exercício: Multiplicador/Divisor/Somador/Subtrator" para uma calculadora de 4 operações com números com sinal. Defina para as entradas a e b um total de 8 bits Incluir a seleção do resultado a ser mostrado nos leds verdes. Unifique os 3 tipos de erro em uma única saída e use como sinalização de erro o led que fica entre os displays de sete segmentos. Usar as chaves deslizantes para as entradas a e b, e sinalizar nos led acima das chaves o estado das chaves. Usar as chaves de contato momentâneo "PUSH BUTTON" para escolher a operação (+, -, *, /) Usar os leds Vermelhos para mostrar os resultados da operação selecionada. No caso da divisão mostrar o quociente seguido do resto nestes leds. Fazer a simulação funcional para se assegurar que a calculadora funciona. Passo 2 Preparando para gravar o circuito lógico no FPGA Escolher o DEVICE: EP4CE115F29C7 Selecionar os pinos correspondentes as entradas e as saídas ver Interfaces de entrada e saída da DE2-115 Programando o FPGA através da USB-Blaster Note no diagrama esquemático que os PUSH BUTTON estão normalmente em UM e passam para ZERO quando acionados. Passo 3 - Circuito com overflow Realizar os seguintes testes, acionando as chaves e observando o resultado nos LEDs: Carregar valores nas chaves de entrada e observar o resultado ao acionar os PUSH BUTTON. De preferencia coloque valores que produzam erros de soma, subtração e divisão também. Use os mesmos valores que você usou na simulação. Passo 4 - Circuito com saturação e sinalização de erro Repita o Passo 3, com o circuito que inclui a saturação e o bit de erro. Relatório Técnico Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado; resultados obtidos (com imagens dos itens importantes) e análise dos resultados; conclusão. apêndice (se desejar pode ser disponibilizados vídeos do funcionamento do circuito nos Passos 3 e 5 O relatório deve também responder as questões levantadas e mostrar que os objetivos apresentados na introdução foram atendidos.

AE10 - Simulação funcional com o ModelSim

AE10 - Simulação funcional com o ModelSim

Objetivos Conhecer o simulador ModelSim Realizar simulação funcional com o ModelSim Conhecer a integração do Quartus com ModelSim Conhecer simulação usando wave-create e force Criar arquivos de script .do para os passos da simulação e para formatação do wave Procedimento de laboratório PASSO 1 - Inciando o Modelsim e editando um arquivo VHDL: PASSO 1a: Execute o software o Modelsim (considerando aqui a instalação padrão na nuvem do IFSC) /opt/altera/13.0sp1/modelsim_ae/bin/vsim PASSO 1b: Resete o Layout do Modelsim (caso tenha feito alguma modificação e não saiba como retornar ao original) (Layout > Reset). PASSO 1c: Mude para a pasta onde está o projeto, usando a barra de menu (File > Change Directory... [Escolha a pasta]. Ou via linha de comando na janela de transcript. cd /home/nome_usuario/nome_pasta/.../AE10 PASSO 1d: Confira se está na pasta correta pwd Confira o conteúdo da pasta ls PASSO 1e: Crie um novo arquivo VHDL [File > New > Source > VHDL] e digite o código abaixo e salve no arquivo n_flip_flop.vhd na pasta AE10 ------------------------------------------------------ -- FILE : n_flip_flop.vhd -- AUTOR: Marcos Moecke -- DATA : 22 de dezembro de 2021 ------------------------------------------------------ LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY n_flip_flop IS GENERIC (N : NATURAL := 4); PORT ( clk : IN std_logic; rst : IN std_logic; d : IN std_logic_vector(N - 1 DOWNTO 0); q : OUT std_logic_vector(N - 1 DOWNTO 0) ); END; ARCHITECTURE ifsc_v1 OF n_flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst = '1') THEN q <= (OTHERS => '0'); ELSIF (clk'EVENT AND clk = '1') THEN q <= d; END IF; END PROCESS; END; PASSO 1f: Compile o arquivo vhd do projeto. (Compile > Compile... selecione [n_Flip_Flop.vhd] e clique em [Compile]). Responda a [Create Library?] com [Yes]. Em seguida clique em [Done]. Ou vlib work vcom -work work n_flip_flop.vhd PASSO 2 - Simulação funcional com o Modelsim: PASSO 2a: Inicie a simulação (Simulation > Start Simulation... na aba [Design] selecione a Entity [n_Flip_Flop] no Package work e clique em [OK]. Ou vsim work.n_flip_flop PASSO 2b: Inicie a criação dos sinais de entrada da Entity. Clique_direito sobre o nome da Entity na janela Library, e em seguida selecione [Create Wave]. Ou wave create -pattern none -portmode in -language vhdl -range N 1 /n_flip_flop/d wave create -pattern none -portmode in -language vhdl /n_flip_flop/clk wave create -pattern none -portmode in -language vhdl /n_flip_flop/rst wave create -pattern none -portmode out -language vhdl -range 1 N /n_flip_flop/q Será aberta uma janela [Wave] na qual irão ser mostrados as 3 portas de entrada da Entity e a porta de saída. Clique sobre o sinal da porta de saída q e [Delete], pois esse sinal não será editado. Aproveite para arrastar com o mouse os sinais na janela Wave para ficarem na seguinte ordem: rst, clk, d. PASSO 2c: Crie o sinal de rst como um pulso de valor '1' entre 20 e 30 ps. Clique_direito sobre o sinal rst e selecione [Edit > Create/Modify Waveform] e escolha [Patterns = Constant], [Start Time = 0] [End Time = 3000] [Time Unit = ps] e clique em [Next], [Value = 0] e clique em [Finish]. Ou wave modify -driver freeze -pattern constant -value 0 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/rst Clique_direito sobre o sinal rst e selecione [Edit > Create/Modify Waveform] e escolha [Patterns = Constant], [Start Time = 20] [End Time = 30] [Time Unit = ps] e clique em [Next], [Value = 1] e clique em [Finish]. Ou wave modify -driver freeze -pattern constant -value 1 -starttime 20ps -endtime 30ps Edit:/n_flip_flop/rst PASSO 2d: Crie o sinal de clk com um período de 100 ps, iniciando em '1'. Clique_direito sobre o sinal clk e selecione [Edit > Create/Modify Waveform] e escolha [Patterns = Clock], [Start Time = 0] [End Time = 3000] [Time Unit = ps] e clique em [Next], [Initial Value = 1], [Clock Period = 100ps], [Duty Cycle = 50] e clique em [Finish]. Ou wave modify -driver freeze -pattern clock -initialvalue 1 -period 100ps -dutycycle 50 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/clk PASSO 2e: Crie o sinal de d como sendo uma contagem crescente entre "0000" e "1111" Clique_direito sobre o sinal d e selecione [Edit > Create/Modify Waveform] e escolha [Patterns = Counter], [Start Time = 0] [End Time = 1000] [Time Unit = ps] e clique em [Next], [Start Value = 0000], [End Value = 1111], [Time Period = 120ps], [Counter Type = Range], [Count Direction = Up], [Step Count = 1], [Repeat = Forever] e clique em [Finish]. Ou wave modify -driver freeze -pattern counter -startvalue 0000 -endvalue 1111 -type Range -direction Up -period 120ps -step 1 -repeat forever -range 4 1 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/d PASSO 2f: Insira o sinal de saída q na janela Wave. Clique sobre o sinal q na janela Objects e solte-o na janela Wave. Ao final desses passos a janela Wave deverá estar conforme mostrado abaixo: Figura AE10a - Edição do Waveform de 4 FF 1000ns no Modelsim Fonte: Elaborado pelo autor. PASSO 2g: Realize a simulação de 1000 ps Opção 1: Clique 10 vezes sobre o icone [Run] ou [F9] Opção 2: Digite 10 vezes o comando run na janela Transcript (cada run dura o tempo indicado ao lado esquerdo do icone [Run] Opção 3: Digite o comando run 1000 ps Dica se desejar fazer a simulação durante todo o tempo descrito nos sinais criados (3000 ps) é possível utilizar o comando run -all PASSO 2h: Análise da simulação Selecione com o shift_clique_esquerdo do mouse os sinas d e q (barramentos de 4 bits) e em seguida clique_direito e selecione [radix > unsigned]. A janela Wave deverá estar conforme mostrado abaixo: Figura AE10b - Simulação funcional de 4 FF 1000ns no Modelsim Fonte: Elaborado pelo autor. Note que a saída q está com (Forcing Unknown - (X em vermelho) entre 0 e 20 ps. Isso ocorre pois antes de aplicar o RESET o Flip Flop tem valor desconhecido. Por isso é sempre importante aplicar um RESET logo ao iniciar a simulação de um circuito sequencial. Note que as mudanças na saída q ocorrem sempre na transição de subida do sinal do CLOCK. Mudanças que ocorrem na entrada do sinal d não afetam a saída. Experimente mudar o sinal de entrada d com períodos diferentes (e.g. 60ps) e repita a simulação. Inclua um pequeno pulso de RESET na instante 530ps. PASSO 3 - Criação de um arquivo de testbench: Use os comandos da janela de transcript para criar um arquivo tb_nFF.do que permite repetir de forma automática o teste realizado. ################################ # FILE : tb_FF_create1.do # AUTOR: Marcos Moecke # DATA : 14 de agosto de 2019 ################################ #criacao da library work vlib work #compilacao da entity nome.vhd (nao necessita ser compilado no quartus II) vcom -work work n_flip_flop.vhd #simulacao na entity nome.vhd vsim work.n_flip_flop #inclusao de um divisor add wave -noupdate -divider Entradas #edicao do sinal rst wave create -pattern none -portmode in -language vhdl /n_flip_flop/rst wave modify -driver freeze -pattern constant -value 0 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/rst wave modify -driver freeze -pattern constant -value 1 -starttime 20ps -endtime 30ps Edit:/n_flip_flop/rst #edicao do sinal clock wave create -pattern none -portmode in -language vhdl /n_flip_flop/clk wave modify -driver freeze -pattern clock -initialvalue 1 -period 100ps -dutycycle 50 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/clk #edicao do sinal d wave create -pattern none -portmode in -language vhdl -range N 1 /n_flip_flop/d wave modify -driver freeze -pattern counter -startvalue 0000 -endvalue 1111 -type Range -direction Up -period 120ps -step 1 -repeat forever -range 4 1 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/d #inclusao do sinal de saida q (como UNSIGNED) add wave -position end -radix hexadecimal sim:/n_flip_flop/d #inclusao de um divisor add wave -noupdate -divider Saidas #inclusao do sinal de saida q (como BINARY) add wave -position end sim:/n_flip_flop/q #inclusao do sinal de saida q (como UNSIGNED) add wave -position end -radix hexadecimal sim:/n_flip_flop/q #Definir o zoom a ser mostrado na tela WaveRestoreZoom {500 ps} {3000 ps} #execucao da simulacao inteira run -all Figura AE10c - Simulação funcional no Modelsim Fonte: Elaborado pelo autor. Se desejar reiniciar a simulação use o comando restart E em seguida execute a simulação pelo tempo que desejar run 1200 ps Uma segunda opção de criação do testbench é salvando o formato e criação do WAVE em um arquivo wave.do e executar esse script dentro do testbench. ############################################### ## FILE : wave.do ## AUTOR: Marcos Moecke ## DATA : 22 de dezembro de 2021 ############################################### onerror {resume} quietly WaveActivateNextPane {} 0 add wave -noupdate -divider Entradas wave clipboard store wave create -pattern none -portmode in -language vhdl /n_flip_flop/rst wave create -pattern none -portmode in -language vhdl /n_flip_flop/clk wave create -pattern none -portmode in -language vhdl -range N 1 /n_flip_flop/d wave modify -driver freeze -pattern constant -value 0 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/rst wave modify -driver freeze -pattern constant -value 1 -starttime 20ps -endtime 30ps Edit:/n_flip_flop/rst wave modify -driver freeze -pattern clock -initialvalue 1 -period 100ps -dutycycle 50 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/clk wave modify -driver freeze -pattern counter -startvalue 0000 -endvalue 1111 -type Range -direction Up -period 120ps -step 1 -repeat forever -range 3 0 -starttime 0ps -endtime 3000ps Edit:/n_flip_flop/d add wave -noupdate -radix unsigned /n_flip_flop/d add wave -noupdate -divider Saidas add wave -noupdate /n_flip_flop/q add wave -noupdate -radix unsigned /n_flip_flop/q TreeUpdate [SetDefaultTree] WaveRestoreCursors {{Cursor 1} {1000 ps} 0} quietly wave cursor active 1 configure wave -namecolwidth 150 configure wave -valuecolwidth 100 configure wave -justifyvalue left configure wave -signalnamewidth 1 configure wave -snapdistance 10 configure wave -datasetprefix 0 configure wave -rowmargin 4 configure wave -childrowmargin 2 configure wave -gridoffset 0 configure wave -gridperiod 1 configure wave -griddelta 40 configure wave -timeline 0 configure wave -timelineunits ps update WaveRestoreZoom {0 ps} {3000 ps} view wave WaveCollapseAll -1 wave clipboard restore ############################################### ## FILE : tb_nFF_create2.do ## AUTOR: Marcos Moecke ## DATA : 22 de dezembro de 2021 ############################################### vlib work vcom -reportprogress 300 -work work /home/moecke/DLP29006/ANO2021_2/AE10/n_flip_flop.vhd vsim work.n_flip_flop do wave.do run -all Figura AE10d - Simulação funcional no Modelsim Fonte: Elaborado pelo autor. PASSO 4 - Simulação utilizando a interface gráfica com comandos force : Realize a simulação seguindo os passos descritos durante a aula. Percebe que a vantagem é você ir construindo passo a passo as entradas a medida que vai analisando as saídas. Após realizar a simulação que deseja sempre é possível criar os sinais através de um script tb_nFF_force.do, conforme feito em aula. PASSO 5 - Conhecendo a integração do ModelSim com o Quartus II: Siga os passos descritos na aula para abrir o Modelsim a partir do Quartus II. Para que os arquivos .do sejam incluídos no QAR é necessário adicioná-los ao projeto no Quartus II. Para conhecer melhor o MODELSIM GRAPHICAL WAVEFORM EDITOR, consulte o INTRODUCTION TO SIMULATION OF VHDL DESIGNS USING MODELSIM GRAPHICAL WAVEFORM EDITOR Entregas Nesta atividade, não será necessário fazer entrega de nenhum relatório, no entanto está disponível no Moodle o link caso queiram enviar alguma documentação e o QAR da AE10