DLP2-EngTel (página)

Dispositivos Lógicos Programáveis II

• Professores: Arliones Hoeller e Marcos Moecke
• Plano de Ensino
• Cronograma
• Horário das aulas e atendimento paralelo

Material de aula

Registro on-line das aulas

Unidade 1

Aula 1 (22 Mar) - Arliones

• Apresentação da disciplina

Ver pag. 1 a 22 de

Ver pag. 3 a 48 de

Unidade 2

Aula 2 (24 Mar) - Marcos

• Processo de Síntese do código VDHL

• Limitações dos softwares de EDA: Computabilidade, Complexidade Computacional
• Realização dos operadores VHDL: simplificações para operando constante
• Realização dos tipos de dados: Alta impedância 'Z' -> buffer tri-state; uso de don't care '-'
• Fluxo da síntese (RTL, mapeamento tecnológico (ASIC/FPGA)

Ver pag. 125 a 149 de

Aula 3 (29 Mar) - Marcos

• Processo de Síntese do código VDHL: Analise das temporizações:

• Tempos de propagação, caminho crítico, caminho falso,
• Síntese com restrições temporais,
• Perigos/Armadilhas (Glitches estáticos e dinâmicos, circuitos sensíveis ao atrazo)

Ver pag. 125 a 162 de

Ver também os slides Unidade 2: Processo de Síntese do código VDHL

Unidade 3

Aula 4 (1 Abr) - Marcos

• Eficiência de Circuitos Combinacionais

• Compartilhamento de Operadores (Ex: 7.2.1, 7.2.2, 7.2.3, 7.2.4)
• Compartilhamento de funcionalidades (Ex: L7.1, L7.2, L7.3)
• Análise da área (Elementos Lógicos) x tempo de propagação.

Ver pag. 163 a 173 de

Aula 5 (5 Abr) - Marcos

• Eficiência de Circuitos Combinacionais

• Questões relacionadas com o Leiaute do circuito

• Exemplos de circuitos XOR;
• Exemplos de Deslocador (shifter)
• Exemplos de Multiplicadores

Ver pag. 173 a 211 de

Ver também os slides Unidade 3: Eficiência de Circuitos Combinacionais

Unidade 4

Aula 6 (7 Abr) - Marcos

• Eficiência de Circuitos Sequenciais

• Tipos de Sincronismo em circuitos (globalmente síncronos, localmente síncronos, assíncronos)
• Circuitos síncronos (Modelo, vantagens e tipos)
• Descrição dos elementos básicos de memória (Latch D, Flip Flop D, Registros)
• Projetos síncronos.

• Modelo de projeto síncrono.

-- Declaração das bibliotecas e pacotes a serem utilizados
library ieee;
use ieee.std_logic_1164.all;

entity nome_entidade is
-- Declaração dos valores GENERIC
   generic(
      ___: Natural := ___;
      ...
   );
-- Declaração das portas de entradas e saída
   port(
-- Declaração dos sinais de clock e reset assincrono
      clk, reset: in std_logic;
-- Declaração das demais portas de entradas isoladas e barramentos
      ___: in std_logic;
      ___: in std_logic_vector(__ downto 0);
      ...

-- Declaração das portas de saídas isoladas e barramentos
      ___: out std_logic;
      ___: out std_logic_vector(__ downto 0);
      ...
   );
end entity;

architecture nome_architetura of nome_entidade is
-- Declaração das entradas e saídas dos registros
   signal ___reg: std_logic_vector(___ downto 0);
   signal ___next: std_logic_vector(___ downto 0);
-- Declaração dos demais sinais internos
   ...

begin
-- Descrição da lógica sequencial registro
   process(clk,reset)
   begin
      if (reset='1') then
         ___reg <= (others=>'0');
         ...
      elsif (clk'event and clk='1') then
         ___reg <= ___next;
         ...
      end if;
   end process;

-- Descrição da lógica combinacional de próximo estado
   ...
   ...
-- Descrição da lógica combinacional dos circuitos de saída
   ...
   ...

end architecture;

• Exemplo de FF D com enable;
• Exemplo de FF T;
• Exemplos de registrador de deslocamento;
• Exemplos de contadores;

Ver pag. 213 a 239 de

Ver também os slides Unidade 4: Eficiência de Circuitos Sequenciais

Notas de aula

Estas notas de aula são baseadas nas dispobilizadas pelo Prof. Pong P. Chu em [1].

• Lecture 01: Complexity Mangement and the Design of Complex Digital Systems
• Lecture 02: Synthesis of VHDL Code
• Lecture 03: Efficient Design of Combinational Circuits
• Lecture 04: Efficient Design of Sequential Circuits
• Lecture 05: Design of Sequential Circuits: Practice
• Lecture 06: Finite State Machines: Principle and Practice
• Lecture 07: Register Transfer Methodology: Principle

• Lecture 08: Register Transfer Methodology: Practice
• Configuração e uso do Signal Tap
• Lecture 09: Hierarchical Design
• Lecture 10: Parameterized Design: Principle
• Lecture 11: Parameterized Design: Practice
• Lecture 12: Clock and Synchronization: Principle and Practice

Atividades extra

Neste tópico serão listadas as atividades extras que os alunos da disciplina deverão realizar ao longo do curso. É importante observar o prazo de entrega, pois os conceitos serão reduzidos conforme o atraso na entrega. Para a entrega no prazo os conceitos possíveis são (A, B, C, D). Entrega com até uma semana de atraso (B, C, D). Entrega com até duas semanas de atraso (C ou D). Entrega com mais de duas semanas de atraso (D).

PARA ENTREGAR

AE1 - Circuitos Combinacionais (prazo 19/04/2016)

Comparar o hardware necessário para implementar os circuitos abaixo utilizando as seguintes famílias de FPGA [CYCLONE & STRATIX II & MAX 3000]. Utilize sempre o menor Device de cada família, que possua os elementos e pinos suficientes para o circuito proposto. Faça a compilação de cada circuito utilizando diferentes técnicas de otimização Escolha da técnica de otimização no Quartus II Teste cada uma das arquiteturas e anote em uma tabela todos os resultados de: número de pinos, número de elementos lógicos/ALUT (indicando os Normais | Aritméticos), atraso de propagação, caminho crítico. Os dados acima estão disponíveis nos seguintes relatórios: (Fitter > Resource Section > Resource Usage), (TimeQuest Timing Analyser > Datasheet Report > Propagation Delay) No caso do atraso de propagação, verifique para o caminho crítico o atraso de propagação interno, desconsidere os tempos dos pinos de I/O e tempo de chega do sinal e também de envio para a saída. Formar equipes com 2 ou 3 alunos. Cada equipe deverá trabalhar com um dos temas de 1 a 5. As equipes 1 a 4 também devem trabalhar o tema 6. A equipe 5 apenas irá trabalhar o tema 5. TEMA 1 - Implementar o circuito de diferença (Listing 7.6, 7.7. 7.8 e 7.9). pag. 175-177 Torne o código genérico para N bits e teste para entradas "a" e "b" de 4, 8 e 16 bits. TEMA 2 - Implementar o circuito codificador de prioridade de 16 entradas 4 bits de saída (Listing 7.24, 7.25 + 7.26). pag. 187-192 TEMA 3 - Implementar o circuito incrementador de código Gray (Listing 7.30, 7.31). pag. 196-199 Transforme ambos circuitos decrementadores de código Gray. TEMA 4 - Implementar o circuito para cálculo da distância de Hamming (Listing 7.36, 7.37). pag. 206-208 TEMA 5 - Implementar o circuito de soma para entradas "com sinal" e saídas de status (Listing 7.33). pag. 201-203 Torne o código genérico para N bits e teste para entradas "a" e "b" de 8, 16 e 32 bits. Utilize o circuito de 8 bits como componente para realizar um somador de 32 bits (são necessários 4 componentes iguais). TEMA 6 - Implementar o circuito multiplicador baseado em somas (Listing 7.34, 7.35). pag. 203-206 Compare os resultados com um multiplicador baseado no operador de multiplicação "*" do VHDL. Escreva um relatório técnico na forma de artigo com 4 a 6 paginas A4. O relatório além das tabelas com os dados, deverá conter as figuras dos circuitos RTL obtidos e uma análise textual dos resultados obtidos. Sempre verifique se o hardware obtido corresponde ao esperado. Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT. Envie o artigo em pdf para (moecke AT ifsc.edu.br E arliones.hoeller AT ifsc.edu.br), com o ASSUNTO: DLP29007 - AE1 - Projeto de Circuitos Combinacionais.

JÁ ENCERRADAS

ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO

AL1 - Tempo de propagação em circuitos combinacionais
Medição de tempos de propagação em circuitos combinacionais

Recursos de Laboratório

Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).

Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.

Para estudo de FPGAs o Laboratório de Programação dispõe de kits Mercúrio IV da Macnica-DHW e também DE2-115 da Terasic. Veja como utilizar estes kits em Preparando para gravar o circuito lógico no FPGA, one além de acesso aos manuais dos fabricantes, você tem acesso a uma descrição resumida da pinagem mais utilizada desses kits.

Para depurar seu circuito em uma FPGA de verdade, pode ser interessante utilizar o SignalTapII da Altera, que permite realizar análise lógica dos sinais no seu circuito. Para iniciar o uso da ferramenta, siga este tutorial.

Para determinar os caminhos críticos do projeto (ou os tempos de propagação entre quaisquer nós de um projeto, utilize a Análise de Caminho Crítico com Qaurtus II.

Referências Bibliográficas:

Curso de Engenharia de Telecomunicações

Conteúdo

Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos
Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos Leituras recomendadas: Capítulo 1 do livro do Chu; Capítulo 1 do livro do Harris; Notas de aula 01.

Síntese de Código VHDL
Síntese de Código VHDL Leitura recomendada: Capítulo 6 do livro do Chu; Notas de aula 02.

Eficiência de Circuitos Combinacionais
Eficiência de Circuitos Combinacionais Leitura recomendada: Capítulo 7 do livro do Chu; Notas de aula 03. Medição de tempos de propagação em circuitos combinacionais

Eficiência de Circuitos Sequenciais
Eficiência de Circuitos Sequenciais Leitura recomendada: Capítulos 8 e 9 do livro do Chu; Notas de aula 04 e 05.

Eficiência de Máquinas de Estado
Eficiência de Máquinas de Estado Leitura recomendada: Capítulo 10 do livro do Chu; Notas de aula 06.

Register Transfer Methodology
Register Transfer Methodology Leitura recomendada: Capítulos 11 e 12 do livro do Chu; Notas de aula 07 e 08.

Projeto Hierárquico e Parametrizado
Projeto Hierárquico e Parametrizado Leitura recomendada: Capítulos 13, 14 e 15 do livro do Chu; Notas de aula 09, 10 e 11.

Clock e Sincronização
Clock e Sincronização Leitura recomendada: Capítulo 16 do livro do Chu; Notas de aula 12.

Laboratórios

Laboratório: Processadores Embarcados (SoC)

Roteiro Básico Nesta aula nós seguiremos um tutorial da Altera para construir um System-on-a-Chip (SoC), sintetizando um processador softcore NIOS em uma FPGA e carregando um software nele. Nas próximas aulas nós integraremos nossa própria lógica neste processador. Esta arquitetura de sistema deverá ser empregada em todos os trabalhos ao longo do semestre. A figura abaixo dá uma visão geral do que iremos implementar: Você precisará destes documentos para desenvolver este tutorial: Tutorial com pontos importantes destacados. Código-base para início do tutorial na ALTERA,no IFSC Pinagem dos dispositivos de entrada e saída do kit MERCURIO IV Esquemático da MercurioIV Preparando para gravar o circuito lógico no FPGA Recomenda-se seguir este roteiro: Analisar e debater figura 1-1 na página 1-2; Destacar os requisitos de hardware para o experimento na página 1-3; Analisar e debater o fluxo de desenvolvimento de projeto da figura 1-2 na página 1-4; Debater as questões de análise de requisitos do sistema na página 1-5; Partir para criação do exemplo na página 1-8; Seguir tutorial (passos importantes destacados no PDF); Usando o Pin Planner (Assignment > Pin Planner) selecione os pinos corretos no kit Mercúrio IV. Veja a pinagem em Preparando para gravar o circuito lógico no FPGA. Mude a tensão default dos pinos para 3.3V (Assignment > Device > Device and Pin Options > Voltage), [Default I/O standard = 3.3-V LVTLL] [OK] [OK] Configure os pinos não usados para Tri-State (Assignment > Device > Device and Pin Options > Unused Pins), [Reserve all unused pins = As input tri-stated] e [OK] [OK] Se o Eclipse SBT do Nios II não inicializar em um sistema Ubuntu 14.04 ou mais recente, você precisa instalar a libGTK2: sudo apt-get install libgtk2.0-0:i386 Modificações Propostas Modificar o projeto da aula passada para: Ler um conjunto de entradas digitais a partir das chaves da placa; Obter estes sinais no software rodando no NIOS através de uma PIO; Escrever estes sinais para LEDs no softwaer, através de outra PIO.

Links Auxiliares

• DLP2-EngTel (página) - 2015-2 (prof. Arliones e Marcos)
• DLP2-EngTel (página) - 2015-1 (prof. Arliones e Marcos)