DLP2-EngTel (Plano de Ensino)

De MediaWiki do Campus São José
Ir para: navegação, pesquisa
LogoIFSCCampusSJ.png

MINISTÉRIO DA EDUCAÇÃO
SECRETARIA DE EDUCAÇÃO PROFISSIONAL E TECNOLÓGICA
INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SANTA CATARINA
CAMPUS SÃO JOSÉ
Curso de Engenharia de Telecomunicações

Plano de Ensino 2020-2

Dados gerais
COMPONENTE CURRICULAR: DLP2 - DISPOSITIVOS LÓGICOS PROGRAMÁVEIS II
UCs vizinhas
CARGA HORÁRIA: 3 HORAS/SEMANA 54 HORAS. TEÓRICA = 18 HORAS. LABORATÓRIO = 36 HORAS
PRÉ REQUISITOS: DLP1, MIC
DISCIPLINAS SUCESSORAS: PJI3
MÓDULO ESPECIALIZANTE
Objetivos
Ao concluir a disciplina os alunos deverão ser capazes de projetar e desenvolver, de modo sistemático, sistemas digitais complexos com as seguintes características:
  • Projetos desenvolvidos para geração de RTL eficiente;
  • Projetos integráveis a grandes sistemas;
  • Projetos portáveis, independentes de dispositivos, dependente de software, e reusáveis;
  • Projetos configuráveis e parametrizáveis;
Ementa
Implementação de módulos de hardware em FPGA, reconfiguração de FPGA, processadores embarcados em FPGA, projetos avançados de sistemas utilizando FPGA
Conteúdo Programático
  1. Introdução a Sistemas digitais avançados (6h): Gerenciamento de complexidade; Visão geral do projeto de sistemas digitais complexos; Processo de síntese de código VHDL.
  2. Projeto de circuitos combinacionais eficientes (6h): Compartilhamento de operadores e funcionalidades; Otimização de leiaute.
  3. Projeto de circuitos sequenciais eficientes (8h): Tipos de sincronismo de circuitos; Circuitos sequenciais síncronos; Projetos síncronos; Boas práticas em projetos sequenciais; Contadores; Registradores;
  4. Máquinas de estados finitos - MEF (6h): Representação; Análise temporal e desempenho; Tipos Moore vs Mealy; Descrição em VHDL; Otimizações.
  5. Register Transfer Methodology (8h): Visão geral da metodologia; Máquinas de estados finitos com fluxo de dados (MEFD); Análise temporal, desempenho, e síntese de MEFD.
  6. Projeto hierárquico e parametrizado (8h): Uso de declaração e especificação de configuração; Forma de especificação de parâmetros; uso de IF GENERATE; Particionamento;
  7. Processadores embarcados e depuração em FPGA (12h): Configuração e geração de processadores; Desenvolvimento de software embarcado; Integração de processadores com lógica externa; Depuração via analisador lógico embarcado.
Estratégias de ensino utilizadas
  • Aulas expositivas e dialogadas síncronas via a internet;
  • Videoaulas assíncronas com atividades para fixação do conteúdo;
  • Roteiros de atividades de simulação e análise com tutoria assíncrona;
  • Projetos baseados no conteúdo programático para verificar aplicação dos conceitos abordados.
Instrumentos e Critérios de avaliação

Instrumentos:

  1. AA: Atividades de acompanhamento
  2. AG: Atividades de grupo
  3. PJ: Projeto final

Critérios:

  • O Resultado Final (RF) será calculado da seguinte forma: RF = AA*2 + AG*4 + PJ*4
  • Para cada avaliação será atribuído um valor entre 0 e 10 e para o RF entre 1 e 10.
  • A frequência será avaliada pelos encontros síncronos e pelas entregas das atividades no prazo. Mais de um mês sem presença ou entregas (sem justificativa prévia) será considerado abandono da disciplina.
  • As AG são realizadas ao longo do semestre. Para cada atividade o aluno/equipe que não entregá-la no prazo preestabelecido, poderá entregar a atividade com desconto de 1 ponto por dia de atraso. Sendo permitido 7 dias de atraso no máximo.
  • Não há tempo hábil para realizar recuperação do PJ.

Bibliografia

Bibliografia Básica
  1. D'amore, Roberto VHDL - Descrição e Síntese de Circuitos Digitais; 2a ed. [S.l]:LTC, 2012. 259p. ISBN 9788521620549.
  2. James W. Bignell e Robert Donovan Eletrônica Digital; 5a ed. São Paulo:Cengage Learning, 2010. 672p. ISBN 9788522107452.
  3. Pong P. Chu RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability; 1a ed. [S.l]:Wiley-IEEE Press, 2006. 694p. ISBN 9780471720928.
Bibliografia Complementar
  1. DESCHAMPS, Jean-Pierre; BIOUL, Gery J.A.; SUTTER, Gustavo D. Synthesis of Arithmetic Circuits: FPGA, ASIC and Embedded Systems; ed. [S.l]:Wiley-Interscience, 2006. 808p. ISBN 9780471687832.
  2. IDOETA, Ivan Valeije; CAPUANO, Francisco Gabriel Elementos de eletrônica digital; 35a ed. São Paulo:Érica, 2003. 524p. ISBN 8571940193.
  3. KILTS, Steve Advanced FPGA Design: Architecture, Implementation, and Optimization; 1a ed. [S.l]:Wiley-IEEE, 2007. 352p. ISBN 9780470054376.
  4. PEDRONI, Volnei A Finite State Machines in Hardware; 1a ed. [S.l]:The MIT Press, 2013. p. ISBN 9780262019668.
  5. SASS, Ronald; SCHMIDT,Andrew G. Embedded Systems Design with Platform FPGAs: Principles and Practices.; 1a ed. [S.l]:Morgan Kaufmann, 2010. 464p. ISBN 9780123743336.
Bibliografia Adicional
  1. NAVABI, Zainalabedin Embedded Core Design with FPGAs; 1ª ed. [S.l]:McGraw-Hill, 2006. 433p. ISBN 9780071474818


ANEXOS

Cronograma de atividades
Horário de Aula e Atendimento Paralelo


Curso de Engenharia de Telecomunicações