DLP2-EngTel (página)
1 Dispositivos Lógicos Programáveis II
- Professores: Arliones Hoeller e Marcos Moecke
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
- Cronograma
- Horário das aulas e atendimento paralelo
2 Notas
3 Material de aula
3.1 Registro on-line das aulas
3.1.1 Unidade 1
- Aula 1 (14 Fev) - Arliones
- Aula 6 (15 Mar) - Marcos
- Aula 7 (21 Mar) - Marcos
3.1.2 Unidade 2
- Aula 2 (15 Fev) - Arliones
-
- Configuração e geração de processadores em FPGA
- Aula 3 (21 Fev) - Arliones
-
- Desenvolvimento de software embarcado no NIOS2.
- Aula 4 (07 Mar) - Arliones
-
- Integração de processadores com lógica externa em FPGA.
- Aula 5 (14 Mar) - Arliones
-
- Depuração via analisador lógico embarcado em FPGA.
3.2 Notas de aula
Estas notas de aula são baseadas nas dispobilizadas pelo Prof. Pong P. Chu em [1].
- Lecture 01: Complexity Mangement and the Design of Complex Digital Systems
- Lecture 02: Synthesis of VHDL Code
- Lecture 03: Efficient Design of Combinational Circuits
- Lecture 04: Efficient Design of Sequential Circuits
- Lecture 05: Design of Sequential Circuits: Practice
- Lecture 06: Finite State Machines: Principle and Practice
- Lecture 07: Register Transfer Methodology: Principle
- Lecture 08: Register Transfer Methodology: Practice
3.3 Roteiros
3.4 Avaliação
Neste tópico serão listadas as Atividades Práticas realizadas ao longo do semestre. Para cada uma dessas atividades o aluno/equipe que não entrega-la no prazo preestabelecido, poderá entregar a atividade com: uma semana de atraso obtendo no máximo o valor 8; duas semanas de atraso obtendo no máximo o valor 6; três semanas de atraso obtendo no máximo o valor 4;
Os critérios de avaliação estão descritos no Plano de Ensino.
3.4.1 PARA ENTREGAR
- JÁ ENCERRADAS
3.5 Recursos de Laboratório
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Para estudo de FPGAs o Laboratório de Programação dispõe de kits Mercúrio IV da Macnica-DHW e também DE2-115 da Terasic. Veja como utilizar estes kits em Preparando para gravar o circuito lógico no FPGA, one além de acesso aos manuais dos fabricantes, você tem acesso a uma descrição resumida da pinagem mais utilizada desses kits.
Para depurar seu circuito em uma FPGA de verdade, pode ser interessante utilizar o SignalTapII da Altera, que permite realizar análise lógica dos sinais no seu circuito. Para iniciar o uso da ferramenta, siga este tutorial.
Para determinar os caminhos críticos do projeto (ou os tempos de propagação entre quaisquer nós de um projeto, utilize a Análise de Caminho Crítico com Qaurtus II.
3.6 Referências Bibliográficas:
- ↑ Pong P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability. Wiley-IEEE Press, Hoboken, 2006, ISBN 0471720925
- ↑ David Money Harris and Sarah L. Harris, Digital Design and Computer Architecture, Morgan Kaufmann, Burlington, 2007, ISBN 9780123704979, http://dx.doi.org/10.1016/B978-012370497-9/50002-0
4 Conteúdo
| Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos |
|---|
4.1 Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos
|
| Síntese de Código VHDL |
|---|
4.2 Síntese de Código VHDL
|
| Eficiência de Circuitos Combinacionais |
|---|
4.3 Eficiência de Circuitos Combinacionais
|
| Eficiência de Circuitos Sequenciais |
|---|
4.4 Eficiência de Circuitos Sequenciais
|
| Eficiência de Máquinas de Estado |
|---|
4.5 Eficiência de Máquinas de Estado
|
| Register Transfer Methodology |
|---|
4.6 Register Transfer Methodology
|
| Projeto Hierárquico e Parametrizado |
|---|
4.7 Projeto Hierárquico e Parametrizado
|
| Clock e Sincronização |
|---|
4.8 Clock e Sincronização
|