Mudanças entre as edições de "ELD129002-Engtelecom (Diário) - Prof. Marcos Moecke"
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==Registro on-line das aulas== | ==Registro on-line das aulas== | ||
− | ===Unidade 1 - Introdução a disciplina=== | + | ===Unidade 1 - Aula inicial, Introdução a disciplina=== |
− | + | * 1 ENCONTRO | |
− | {{collapse top | expand=true | Unidade 1 - Introdução a disciplina}} | + | {{collapse top | expand=true | Unidade 1 - Aula inicial, Introdução a disciplina}} |
− | ;Encontro 1 ( | + | ;Encontro 1 (15 fev): |
− | + | * A '''[[ELD1-EngTelecom (Página) | página da UC]]''' contém os materiais que não alteram entre semestre. | |
− | * A [[ELD1- | ||
* Relação com as outras UCs do '''Eixo Sistemas Computacionais (Marrom)'''. Ver [https://docente.ifsc.edu.br/moecke/ppc-engtelecom/PPC2023/ grafo do curriculo] | * Relação com as outras UCs do '''Eixo Sistemas Computacionais (Marrom)'''. Ver [https://docente.ifsc.edu.br/moecke/ppc-engtelecom/PPC2023/ grafo do curriculo] | ||
:*'''ELD129002 - ELETRÔNICA DIGITAL I (ELD1)''': Sistema de numeração e códigos. Lógica booleana. Circuitos combinacionais. Circuitos aritméticos. Linguagem de descrição de hardware. Implementação e teste de circuitos digitais. Projeto de circuitos lógicos. | :*'''ELD129002 - ELETRÔNICA DIGITAL I (ELD1)''': Sistema de numeração e códigos. Lógica booleana. Circuitos combinacionais. Circuitos aritméticos. Linguagem de descrição de hardware. Implementação e teste de circuitos digitais. Projeto de circuitos lógicos. | ||
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:*'''STE129008 - STE - SISTEMAS EMBARCADOS (STE)''': Conceitos em Sistemas Embarcados. Metodologia de Desenvolvimento de Sistemas Embarcados. Sistemas Operacionais para Sistemas Embarcados. Ferramentas de desenvolvimento e depuração. Barramentos e dispositivos de acesso a redes. Desenvolvimento de Projeto. | :*'''STE129008 - STE - SISTEMAS EMBARCADOS (STE)''': Conceitos em Sistemas Embarcados. Metodologia de Desenvolvimento de Sistemas Embarcados. Sistemas Operacionais para Sistemas Embarcados. Ferramentas de desenvolvimento e depuração. Barramentos e dispositivos de acesso a redes. Desenvolvimento de Projeto. | ||
− | * Nesta página está o [[ELD129002-Engtelecom (Diário) - Prof. Marcos Moecke | | + | * Nesta página está o '''[[ELD129002-Engtelecom (Diário) - Prof. Marcos Moecke | Registro diário dos encontros e avaliações]]'''. |
− | * A entrega de atividades e avaliações será através da [https://moodle.ifsc.edu.br/course | + | * A entrega de atividades e avaliações será através da '''[https://moodle.ifsc.edu.br/course plataforma Moodle]'''. A inscrição dos alunos é automática a partir do SIGAA. |
− | * Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o [https://mail.google.com/chat | + | * Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o '''[https://mail.google.com/chat chat institucional]'''. A princípio todos os alunos já estão previamente cadastrados pelo seu email institucional. Confiram enviando uma mensagem de apresentação. |
*Utilizaremos durante as aulas algumas ferramentas computacionas como o site do [https://www.falstad.com/circuit/circuitjs.html Falstad] para entender circuitos digitais e fazer simulações básicas. | *Utilizaremos durante as aulas algumas ferramentas computacionas como o site do [https://www.falstad.com/circuit/circuitjs.html Falstad] para entender circuitos digitais e fazer simulações básicas. | ||
− | *Também utilizaremos os softwares '''Quartus Light''' e '''ModelSim''' instalados nas maquinas do laboratório para praticar a parte de programação de hardware (descrição de hardware). Esses softwares também podem ser usados através da [[Acesso ao IFSC-CLOUD (NUVEM)| | + | *Também utilizaremos os softwares '''Quartus Light''' e '''ModelSim''' instalados nas maquinas do laboratório para praticar a parte de programação de hardware (descrição de hardware). Esses softwares também podem ser usados através da '''[[Acesso ao IFSC-CLOUD (NUVEM)|Nuvem do IFSC]]'''.. |
;LER PARA O PRÓXIMO ENCONTRO: | ;LER PARA O PRÓXIMO ENCONTRO: | ||
− | *Capítulo 1. Do Zero ao Um, seções 1.1 a 1.3 do livro [https://moodle.ifsc.edu.br/pluginfile.php/ | + | *Capítulo 1. Do Zero ao Um, seções 1.1 a 1.3 do livro [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=27 David Money Harris, B., & Harris Morgan Kaufman, S. L. (2013). Projeto Digital e Arquitetura de Computadores], diponibilizado gratuitamente pela www.imgtec.com. |
+ | {{collapse bottom}} | ||
− | ;Encontro 2 ( | + | ===Unidade 2 - Sistema de numeração e códigos=== |
+ | * 4 ENCONTROS | ||
+ | {{collapse top | expand=true |Unidade 2 - Sistema de numeração e códigos}} | ||
+ | ;Encontro 2 (20 fev) - Sistemas numéricos: | ||
O ser humano precisa contar para determinar quantidades de coisas, com as quantidades ele pode fazer operações matemáticas e comparações. | O ser humano precisa contar para determinar quantidades de coisas, com as quantidades ele pode fazer operações matemáticas e comparações. | ||
*Os números permitem representar quantidades de forma simbólica. | *Os números permitem representar quantidades de forma simbólica. | ||
Linha 57: | Linha 60: | ||
:*Exemplo: o número representado 111, corresponde a 1 quadra (2² = 4), 1 dupla (2¹ = 2) e 1 unidade (2⁰ = 1). | :*Exemplo: o número representado 111, corresponde a 1 quadra (2² = 4), 1 dupla (2¹ = 2) e 1 unidade (2⁰ = 1). | ||
:: <big> 1*2² + 1*2¹ + 1*2⁰ = 1*4 + 1*2 + 1*1 = 4 + 2 + 1 = 7 </big> | :: <big> 1*2² + 1*2¹ + 1*2⁰ = 1*4 + 1*2 + 1*1 = 4 + 2 + 1 = 7 </big> | ||
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*O que são bits, nibbles, bytes e word (palavra) de bits | *O que são bits, nibbles, bytes e word (palavra) de bits | ||
Linha 100: | Linha 96: | ||
*Note no quadro acima: | *Note no quadro acima: | ||
:*o '''nibble''' corresponde ao grupo de 4 bits (meio byte) | :*o '''nibble''' corresponde ao grupo de 4 bits (meio byte) | ||
− | :*o '''byte''' corresponde ao grupo de 8 bits | + | :*o '''byte''' corresponde ao grupo de 8 bits. Este grupo de 8 bits também é denominado de forma mais exata de '''octeto'''. |
:*a '''word''' corresponde ao grupo de 16 bits (as vezes 32 bits) | :*a '''word''' corresponde ao grupo de 16 bits (as vezes 32 bits) | ||
:*a '''double word''' corresponte ao grupo de 32 bits (as vezes 64 bits) | :*a '''double word''' corresponte ao grupo de 32 bits (as vezes 64 bits) | ||
Linha 149: | Linha 145: | ||
|} | |} | ||
− | Ler mais sobre [https://pt.wikipedia.org/wiki/Byte Byte] e os [https://pt.wikipedia.org/wiki/Prefixo_bin%C3%A1rio prefixos binários] na Wikipedia | + | ;PARA O PRÓXIMO ENCONTRO: |
+ | * Ler capítulo 1. Do Zero ao Um, seção 1.4 do livro [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=34 Projeto Digital e Arquitetura de Computadores], diponibilizado gratuitamente pela www.imgtec.com. | ||
+ | * Ver [https://moodle.ifsc.edu.br/pluginfile.php/311786/mod_resource/content/2/Sistemas%20num%C3%A9ricos.pdf Slides - Sistemas Numéricos] | ||
+ | * Ver mais sobre [https://pt.wikipedia.org/wiki/Byte Byte] ou [https://en.wikipedia.org/wiki/Byte Byte.en] e os [https://pt.wikipedia.org/wiki/Prefixo_bin%C3%A1rio prefixos binários] na Wikipedia | ||
+ | |||
+ | ;Encontro 3 (22 fev): | ||
+ | ;Conversão de bases entre sistemas numéricos: | ||
+ | *Conversão entre os sistemas de numeração '''decimal - binário - hexadecimal'''. | ||
+ | :*ver os [https://moodle.ifsc.edu.br/pluginfile.php/311786/mod_resource/content/2/Sistemas%20num%C3%A9ricos.pdf#page=15 slides - Sistemas Numéricos (conversão entre sistemas)] | ||
+ | |||
+ | *Regra geral de conversão de valor para qualquer sistema de numeração | ||
+ | :* Dividir o valor (número) pela base e obter o '''quociente''' e o '''resto'''. | ||
+ | :* Dividir sucessivas vezes o quociente anterior até obter um quociente nulo. | ||
+ | :* Os restos obtidos são os digitos que representam o valor (número) no novo sistema de numeração. | ||
+ | :* O primeiro resto obtido é o '''dígito menos significativo'''. | ||
+ | :* O último resto obtido é o '''dígito mais significativo'''. | ||
+ | |||
+ | *Regra geral de conversão de um sistema de numeração qualquer de base N para decimal | ||
+ | :* Verifique a posição do ponto decimal. | ||
+ | :* Os dígitos a esquerda do ponto decimal correspondem as posições 0, 1, 2, … . | ||
+ | :* Se houver dígitos a direita do ponto decimal, eles correspondem as posições -1, -2, -3, … . | ||
+ | :* A cada dígito é dado um peso correspondente ao valor da base elevada ao expoente N<sup>posição</sup>. | ||
+ | :* Multiplique os pesos pelos dígitos correspondentes. | ||
+ | :* O valor final (em decimal) é a soma dos valores obtidos. | ||
+ | {| class="wikitable" style="text-align:center;" | ||
+ | |- style="font-weight:bold;" | ||
+ | !style="width: 15%;" | posição | ||
+ | !style="width: 10%;" | k | ||
+ | !style="width: 7%;" | … | ||
+ | !style="width: 10%;" | 2 | ||
+ | !style="width: 10%;" | 1 | ||
+ | !style="width: 10%;" | 0 | ||
+ | !style="width: 3%;" | , | ||
+ | !style="width: 10%;" | -1 | ||
+ | !style="width: 10%;" | -2 | ||
+ | !style="width: 7%;" | … | ||
+ | !style="width: 10%;" | -l | ||
+ | |- | ||
+ | | style="font-weight:bold;" | dígito | ||
+ | | d<sub>k</sub> | ||
+ | | | ||
+ | | d<sub>2</sub> | ||
+ | | d<sub>1</sub> | ||
+ | | d<sub>0</sub> | ||
+ | | | ||
+ | | d<sub>-1</sub> | ||
+ | | d<sub>-2</sub> | ||
+ | | | ||
+ | | d<sub>-l</sub> | ||
+ | |- | ||
+ | | style="font-weight:bold;" | peso | ||
+ | | N<sup>k</sup> | ||
+ | | | ||
+ | | N<sup>2</sup> | ||
+ | | N<sup>1</sup> | ||
+ | | N<sup>0</sup> | ||
+ | | | ||
+ | | N<sup>-1</sup> | ||
+ | | N<sup>-2</sup> | ||
+ | | | ||
+ | | N<sup>-l</sup> | ||
+ | |- | ||
+ | | style="font-weight:bold;" | somar | ||
+ | | d<sub>k</sub> × N<sup>k</sup> | ||
+ | | | ||
+ | | d<sub>2</sub> × N<sup>2</sup> | ||
+ | | d<sub>1</sub> × N<sup>1</sup> | ||
+ | | d<sub>0</sub> × N<sup>0</sup> | ||
+ | | | ||
+ | | d<sub>-1</sub> × N<sup>-1</sup> | ||
+ | | d<sub>-2</sub> × N<sup>-2</sup> | ||
+ | | | ||
+ | | d<sub>-l</sub> × N<sup>-l</sup> | ||
+ | |- | ||
+ | | style="font-weight:bold;" | valor | ||
+ | | colspan="10" style="font-weight:bold;" | d<sub>k</sub> × N<sup>k</sup> + d<sub>2</sub> × N<sup>2</sup> + d<sub>1</sub> × N<sup>1</sup> + d<sub>0</sub> × N<sup>0</sup> + d<sub>-1</sub> × N<sup>-1</sup> + d<sub>-2</sub> × N<sup>-2</sup> + d<sub>-l</sub> × N<sup>-l</sup> | ||
+ | |} | ||
;Códigos numéricos binários: | ;Códigos numéricos binários: | ||
− | *Número sem sinal (UNSIGNED) | + | *Número sem sinal ('''UNSIGNED''') |
:Neste caso apenas números inteiros naturais podem ser representados. | :Neste caso apenas números inteiros naturais podem ser representados. | ||
:Usando <math> N </math> bits é possível representar números inteiros no intervalo de <math> [0, 2^{N}-1] </math>. | :Usando <math> N </math> bits é possível representar números inteiros no intervalo de <math> [0, 2^{N}-1] </math>. | ||
Linha 295: | Linha 367: | ||
|} | |} | ||
− | *Número com sinal (Complemento de 2 ou SIGNED) | + | *Número com sinal (Complemento de 2 ou '''SIGNED''') |
:Neste caso o msb corresponde ao peso negativo, de modo que ao colocar 1 no msb o número inteiro passa a ser negativo, e se o msb for 0, o número será positivo. | :Neste caso o msb corresponde ao peso negativo, de modo que ao colocar 1 no msb o número inteiro passa a ser negativo, e se o msb for 0, o número será positivo. | ||
:Usando <math> N </math> bits é possível representar números inteiros no intervalo de <math> [-2^{N-1}, 2^{N-1}-1] </math>. Nesta representação existem apenas um zero. | :Usando <math> N </math> bits é possível representar números inteiros no intervalo de <math> [-2^{N-1}, 2^{N-1}-1] </math>. Nesta representação existem apenas um zero. | ||
Linha 404: | Linha 476: | ||
− | Comparação das representações | + | ;Comparação das representações: |
+ | O quadro abaixo mostra as representações em binário dos valores de +15 a -8 no sistema sem sinal ('''UNSIGNED'''), com signal-magnitude , com sinal em complemento de um , com sinal em complemento de dois ('''SIGNED'''). No quadro é importante notar que sempre os números negativos tem o msb = 1. Adicionalmente alguns sistemas possuem dois zeros (+0 e -0). No tipo SIGNED note que o valor máximo positivo será menor que o valor absoluto do mínimo negativo, por uma unidade. | ||
+ | |||
{| class="wikitable" style="text-align:center;" | {| class="wikitable" style="text-align:center;" | ||
|- style="font-weight:bold;" | |- style="font-weight:bold;" | ||
Linha 574: | Linha 648: | ||
*Para obter o número negativo em complemento de um deve-se complementar (inverter) todos os bits do número binário positivo. | *Para obter o número negativo em complemento de um deve-se complementar (inverter) todos os bits do número binário positivo. | ||
*Para obter o número negativo em complemento de dois deve-se: a) obter o complemento de um (complementar (inverter) todos os bits do número binário positivo ); b) somar 1 ao resultado. | *Para obter o número negativo em complemento de dois deve-se: a) obter o complemento de um (complementar (inverter) todos os bits do número binário positivo ); b) somar 1 ao resultado. | ||
− | *Para obter o número negativo em sinal-magnitude é necessário apenas adicionar um bit 1 a esquerda do | + | *Para obter o número negativo em sinal-magnitude é necessário apenas adicionar um bit 1 a esquerda do msb. |
*Note que em todos os casos a representação de números com sinal, sempre implica na necessidade de um bit a mais. | *Note que em todos os casos a representação de números com sinal, sempre implica na necessidade de um bit a mais. | ||
− | 13 (decimal) = | + | 13 (decimal) = 1101 (binário sem sinal) |
− | -13 (decimal) = | + | +13 (decimal) = '''0'''1101 (binário em sinal-magnitude) |
− | -13 (decimal) = 10010 + | + | -13 (decimal) = '''1'''1101 (binário em sinal-magnitude) |
− | -13 (decimal) = | + | +13 (decimal) = '''0'''1101 (binário em complemento de um) |
+ | -13 (decimal) = '''10010''' (binário em complemento de um) | ||
+ | +13 (decimal) = '''0'''1101 (binário em complemento de dois) | ||
+ | -13 (decimal) = '''10011''' = 10010 + 1 (binário em complemento de dois) | ||
+ | |||
+ | ;PARA O PRÓXIMO ENCONTRO: | ||
+ | * Iniciar a resolução dos [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=74 Exercícios 1.7 ao 1.49 Capítulo 1 - Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | ;Encontro 4 (27 fev): | ||
;Código ASCII: | ;Código ASCII: | ||
O código '''ASCII''' (''American Standard Code for Information Interchange''), é um padrão de codificação de caracteres para comunicação digital. Ele tem apenas 128 pontos de código, sendo 95 são caracteres imprimíveis e os demais são não imprimíveis (em azul no quadro abaixo), sendo usados para diversos controles de equipamentos eletrônicos. Atualmente esse código está sendo substituido pelos códigos '''UNICODE''', que tem milhões de pontos de código, mas nos UNICODE os primeiros 128 são iguais ao conjunto ASCII. | O código '''ASCII''' (''American Standard Code for Information Interchange''), é um padrão de codificação de caracteres para comunicação digital. Ele tem apenas 128 pontos de código, sendo 95 são caracteres imprimíveis e os demais são não imprimíveis (em azul no quadro abaixo), sendo usados para diversos controles de equipamentos eletrônicos. Atualmente esse código está sendo substituido pelos códigos '''UNICODE''', que tem milhões de pontos de código, mas nos UNICODE os primeiros 128 são iguais ao conjunto ASCII. | ||
Linha 779: | Linha 861: | ||
*A letra "a" é representado pelo número hexadecimal 61, o que corresponde a 01100001 em binário | *A letra "a" é representado pelo número hexadecimal 61, o que corresponde a 01100001 em binário | ||
*O espaço "SP" é representado pelo número hexadecimal 20, o que corresponde a 00100000 em binário | *O espaço "SP" é representado pelo número hexadecimal 20, o que corresponde a 00100000 em binário | ||
− | Descubra o que está escrito | + | |
− | + | Descubra o que está escrito neste código binário onde cada 8 bits correspondem a um simbolo ASCII: | |
01000010 01101111 01101101 00100000 01100100 01101001 01100001 00100000 01110000 01100101 01110011 01110011 01101111 01000001 01001100 01001100 | 01000010 01101111 01101101 00100000 01100100 01101001 01100001 00100000 01110000 01100101 01110011 01110011 01101111 01000001 01001100 01001100 | ||
− | |||
;Código UNICODE: | ;Código UNICODE: | ||
Linha 792: | Linha 873: | ||
*O processo reverso pode ser feito usando [https://onlineutf8tools.com/convert-code-points-to-utf8 code points to utf8 converter] | *O processo reverso pode ser feito usando [https://onlineutf8tools.com/convert-code-points-to-utf8 code points to utf8 converter] | ||
− | |||
− | |||
*Outros códigos binários: | *Outros códigos binários: | ||
:* '''Gray''' - É um código em que dois valores consecutivos diferem em apenas um bit. Isso é útil para minimizar erros de leitura em sistemas eletrônicos, já que a transição entre estados ocorre com uma única mudança de bit, facilitando a detecção de erros. | :* '''Gray''' - É um código em que dois valores consecutivos diferem em apenas um bit. Isso é útil para minimizar erros de leitura em sistemas eletrônicos, já que a transição entre estados ocorre com uma única mudança de bit, facilitando a detecção de erros. | ||
Linha 799: | Linha 878: | ||
::*Em código binário convencional o número adjacente a 0111 (7) é o 1000 (8), mudança em 4 bits. | ::*Em código binário convencional o número adjacente a 0111 (7) é o 1000 (8), mudança em 4 bits. | ||
::*Em código Gray o número adjacente a 0100 (7) é o 1100 (8), mudança de apenas 1 bit. | ::*Em código Gray o número adjacente a 0100 (7) é o 1100 (8), mudança de apenas 1 bit. | ||
+ | |||
:* '''One-hot''' - Neste código cada valor é representado por uma única posição ativa (ALTO) dentro do conjunto de bits, enquanto todas as outras posições estão inativas (BAIXO). Esse código é frequentemente usado em sistemas digitais para representar estados discretos, como em máquinas de estados finitos, e também na geração de sinais de seleção de múltiplos circuitos tais como memórias. A vantagem principal reside na simplicidade da detecção de um único estado ativo, evitando ambiguidades e permitindo uma implementação eficiente em hardware. | :* '''One-hot''' - Neste código cada valor é representado por uma única posição ativa (ALTO) dentro do conjunto de bits, enquanto todas as outras posições estão inativas (BAIXO). Esse código é frequentemente usado em sistemas digitais para representar estados discretos, como em máquinas de estados finitos, e também na geração de sinais de seleção de múltiplos circuitos tais como memórias. A vantagem principal reside na simplicidade da detecção de um único estado ativo, evitando ambiguidades e permitindo uma implementação eficiente em hardware. | ||
+ | |||
:* '''Johnson''' - Neste código é gerado deslocando-se sucessivamente todos os bits para a esquerda e colocando o bit complementar do msb como lsb. A codificação normalmente começa com todos bits "0". Devido a sua simplicidade, ele é utilizado para contadores utilizados em controle de sistemas digitais simples de alta velocidade. Por sempre ter apenas 1 bit de diferença entre números adjacentes, ele fornece boa proteção contra erros, mas necessita de mais bits para representar a mesma faixa de valores que um binário sequencial. | :* '''Johnson''' - Neste código é gerado deslocando-se sucessivamente todos os bits para a esquerda e colocando o bit complementar do msb como lsb. A codificação normalmente começa com todos bits "0". Devido a sua simplicidade, ele é utilizado para contadores utilizados em controle de sistemas digitais simples de alta velocidade. Por sempre ter apenas 1 bit de diferença entre números adjacentes, ele fornece boa proteção contra erros, mas necessita de mais bits para representar a mesma faixa de valores que um binário sequencial. | ||
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:* '''BCD''' (''Binary-coded decimal'') - Esse código basicamente consiste em representar cada digito decimal de 0 a 9 por um grupo de 4 bits (0 -> 0000, 1 -> 0001, ... 8 -> 1000 e 9 -> 1001). Ele é utilizado em mostradores de sete segmentos, onde cada um deles indica um dígito. | :* '''BCD''' (''Binary-coded decimal'') - Esse código basicamente consiste em representar cada digito decimal de 0 a 9 por um grupo de 4 bits (0 -> 0000, 1 -> 0001, ... 8 -> 1000 e 9 -> 1001). Ele é utilizado em mostradores de sete segmentos, onde cada um deles indica um dígito. | ||
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<center> | <center> | ||
{| class="wikitable" style="text-align:center;" | {| class="wikitable" style="text-align:center;" | ||
Linha 959: | Linha 1 042: | ||
|} | |} | ||
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;Extensão de bits de um número inteiro sem sinal: | ;Extensão de bits de um número inteiro sem sinal: | ||
Linha 982: | Linha 1 062: | ||
Número estendido: 10001101 = (-13 em decimal), pois -(+8 + 4 + 1) = -13 | Número estendido: 10001101 = (-13 em decimal), pois -(+8 + 4 + 1) = -13 | ||
− | ;Ponto Fixo: | + | ;Números binário fracionários em Ponto Fixo: |
− | * | + | *A representaçaõ de '''Ponto Fixo''' é um número binário que permite representares números fracionários. Os valores são todos escalonados por um fator constante para transformar em um número inteiro. Assim, o número 5,25 pode ser escalonado por 2² => 5,25 x 4 = 21, e portanto 5,25 = 21 / 2². Assim, usando dois bits fracionarios, o número 5,25 pode ser escrito em binário como 10101, onde o separador fracionário esta em 101,01. |
*Usando <math> M </math> bits para representar um número de ponto fixo Q(M,F) com F bits fracionários, é possível representar números fracionários no intervalo de <math> [0, 2^{M-F}-2^{-F}] </math>. Neste caso a resolução (menor quantidade que se pode representar) é de <math> 2^{-F} </math> | *Usando <math> M </math> bits para representar um número de ponto fixo Q(M,F) com F bits fracionários, é possível representar números fracionários no intervalo de <math> [0, 2^{M-F}-2^{-F}] </math>. Neste caso a resolução (menor quantidade que se pode representar) é de <math> 2^{-F} </math> | ||
:Por exemplo usando Q(8,3) => <math> [0; 2^{5}-2^{-3}] = [ 0; 31,875] = [00000,000_2; 11111,111_2] </math>, e a resolução é de <math> 2^{-3} = 0,125 </math>. | :Por exemplo usando Q(8,3) => <math> [0; 2^{5}-2^{-3}] = [ 0; 31,875] = [00000,000_2; 11111,111_2] </math>, e a resolução é de <math> 2^{-3} = 0,125 </math>. | ||
Linha 1 043: | Linha 1 123: | ||
*Note que que é possível obter rapidamente o valor de um número de ponto fixo, obtendo o valor do seu número inteiro correspondente, dividindo-o por 2<sup>-F</sup>. No exemplo acima, 10100111, corresponde ao inteiro 167, ou seja se o número é do tipo Q(8,3), o valor é de 167/2<sup>-F</sup> = 20,875. | *Note que que é possível obter rapidamente o valor de um número de ponto fixo, obtendo o valor do seu número inteiro correspondente, dividindo-o por 2<sup>-F</sup>. No exemplo acima, 10100111, corresponde ao inteiro 167, ou seja se o número é do tipo Q(8,3), o valor é de 167/2<sup>-F</sup> = 20,875. | ||
*Assim como nos números inteiros, é possível representar também números em ponto fixo negativos usando complemento de 2 ou sinal-magnitude. | *Assim como nos números inteiros, é possível representar também números em ponto fixo negativos usando complemento de 2 ou sinal-magnitude. | ||
− | ;Ponto Flutuante (''floating point''): | + | |
− | Os números de ponto flutuante são agrupados da esquerda para a direita:1) bit de sinal, 2) expoente e 3) mantissa. Para os formatos binários IEEE 754 (básico e estendido) que possuem implementações de hardware existentes, eles são distribuídos da seguinte forma: | + | ;PARA O PRÓXIMO ENCONTRO: |
+ | *Resolução dos [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=74 Exercícios 1.7 ao 1.49 Capítulo 1 - Projeto Digital e Arquitetura de Computadores] | ||
+ | *Ler Capítulo 2 - Representações Binárias em [http://biblioteca.ifsc.edu.br/index.asp?codigo_sophia=30631 Eletrônica digital moderna e VHDL / Volnei A. Pedroni; tradução de Arlete Simille Marques] | ||
+ | *Ver exercícios 2.2 a 2.13, 2.16 a 2.18, 2.21 a 2.26, 2.29 a 2.32, 2.39 a 2.41 de [http://biblioteca.ifsc.edu.br/index.asp?codigo_sophia=30631] | ||
+ | |||
+ | ;Encontro 5 (29 fev): | ||
+ | ;Ponto Flutuante (''floating point''):Os números de ponto flutuante são agrupados da esquerda para a direita:1) bit de sinal, 2) expoente e 3) mantissa. Para os formatos binários IEEE 754 (básico e estendido) que possuem implementações de hardware existentes, eles são distribuídos da seguinte forma: | ||
{| class="wikitable" style="text-align:center; background-color:#F8F9FA; color:#202122;" | {| class="wikitable" style="text-align:center; background-color:#F8F9FA; color:#202122;" | ||
Linha 1 053: | Linha 1 139: | ||
! Mantissa | ! Mantissa | ||
! Total<br />bits | ! Total<br />bits | ||
− | ! style="background-color:#FFF; font-weight:normal;" | | + | ! style="background-color:#FFF; font-weight:normal;"| |
! Viés do <br />exponente | ! Viés do <br />exponente | ||
! Precisão <br />em bits | ! Precisão <br />em bits | ||
|- | |- | ||
− | | Half-precision | + | | Half-precision |
− | | style="vertical-align:middle;" | 1 | + | | style="vertical-align:middle;"|1 |
− | | style="vertical-align:middle;" | 5 | + | | style="vertical-align:middle;"|5 |
− | | style="vertical-align:middle;" | 10 | + | | style="vertical-align:middle;"|10 |
− | | style="vertical-align:middle;" | 16 | + | | style="vertical-align:middle;"|16 |
− | | style="vertical-align:middle; background-color:#FFF;" | | + | | style="vertical-align:middle; background-color:#FFF;"| |
− | | style="vertical-align:middle;" | 15 | + | | style="vertical-align:middle;"|15 |
− | | style="vertical-align:middle;" | 11 | + | | style="vertical-align:middle;"|11 |
|- | |- | ||
| Single-precision | | Single-precision | ||
− | | style="vertical-align:middle;" | 1 | + | | style="vertical-align:middle;"|1 |
− | | style="vertical-align:middle;" | 8 | + | | style="vertical-align:middle;"|8 |
− | | style="vertical-align:middle;" | 23 | + | | style="vertical-align:middle;"|23 |
− | | style="vertical-align:middle;" | 32 | + | | style="vertical-align:middle;"|32 |
− | | style="vertical-align:middle; background-color:#FFF;" | | + | | style="vertical-align:middle; background-color:#FFF;"| |
− | | style="vertical-align:middle;" | 127 | + | | style="vertical-align:middle;"|127 |
− | | style="vertical-align:middle;" | 24 | + | | style="vertical-align:middle;"|24 |
|- | |- | ||
| Double-precision | | Double-precision | ||
− | | style="vertical-align:middle;" | 1 | + | | style="vertical-align:middle;"|1 |
− | | style="vertical-align:middle;" | 11 | + | | style="vertical-align:middle;"|11 |
− | | style="vertical-align:middle;" | 52 | + | | style="vertical-align:middle;"|52 |
− | | style="vertical-align:middle;" | 64 | + | | style="vertical-align:middle;"|64 |
− | | style="vertical-align:middle; background-color:#FFF;" | | + | | style="vertical-align:middle; background-color:#FFF;"| |
− | | style="vertical-align:middle;" | 1023 | + | | style="vertical-align:middle;"|1023 |
− | | style="vertical-align:middle;" | 53 | + | | style="vertical-align:middle;"|53 |
|} | |} | ||
Linha 1 093: | Linha 1 179: | ||
<center>[[Arquivo:PontoFlutuante64.png]]</center> | <center>[[Arquivo:PontoFlutuante64.png]]</center> | ||
− | + | ;Como converter de decimal para floating point?: | |
− | : | + | # Identifique quantos bits serão usados e obtenha o viés (veja na tabela acima) |
− | + | # Converta o número decimal para binário ponto fixo: | |
− | #Identifique | + | # Normalize a mantissa, movendo o ponto decimal para que haja apenas um um dígito à esquerda do ponto decimal. |
− | #Obtenha o sinal do número a partir do ''msb'' (S = 0 => +; S = 1 => -) | + | # Determine o sinal, o expoente e a mantissa: 1) O número é positivo, então o bit de sinal é 0. 2) O expoente é o deslocamento necessário para normalizar a mantissa. 3) A mantissa é a parte fracionária normalizada. |
− | #Obtenha o número correspondente ao | + | # Converta o expoente para binário com bias: Adicionamos o viés ao expoente para obter o valor final. |
− | #Considerando o viés, calcule o | + | # Junte os bits na ordem: sinal, expoente e mantissa, e obtenha o número em IEEE 754 Floating Point |
− | #Obtenha o valor da mantissa (M) e | + | |
− | #O resultado em decimal é <math> (-)^S \times 1.M \times 2^{E-vies} </math> | + | '''Exemplo:''' Dado o número '''85,125''' converta para a representação floating point de 32 bits |
− | Exemplo: Dado o número floating point de 32 bits = | + | '''P1:''' 32 bits, portanto o viés é 127. |
− | + | '''P2:''' 85 em binário é 1010101. 0.125 em binário é 0.001. Portanto, 85,125 em binário é 1010101.001 | |
− | + | '''P3:''' 1010101.001 => <span style="color:red;">1</span>.<span style="color:blue;">010101001</span> × 2^6 | |
− | Expoente (8 bits): 10000001 = 129 - 127 = 2 | + | '''P4:''' O número é positivo, então o bit de sinal é 0. O expoente é o deslocamento necessário para normalizar a mantissa. No caso, 6. A mantissa é a parte fracionária normalizada, que é <span style="color:blue;">010101001</span>.(note que o <span style="color:red;">1</span> a esquerda do ponto decimal não será representado. |
− | Mantissa: (23 bits): 11000000000000000000000 | + | '''P5:''' Expoente = 6 + 127 = 133 em binário é <span style="color:green;">10000101</span>. |
− | Valor (24 bits): 1.11000000000000000000000 = 1,75 | + | '''P6:''' Sinal: 0, Expoente: <span style="color:green;">10000101</span>, Mantissa: <span style="color:blue;">010101001</span>00000000000000 (completar com zeros até 23 bits), portanto 0 10000101 <span style="color:blue;">010101001</span>00000000000000 |
− | Resultado: (-) 1,75 x 2<sup>2</sup> = 7 | + | : FONTE: [https://www.wikihow.com/Convert-a-Number-from-Decimal-to-IEEE-754-Floating-Point-Representation How to Convert a Number from Decimal to IEEE 754 Floating Point Representation] |
+ | |||
+ | ;Como converter de floating point para decimal?: | ||
+ | # Identifique o número de bits e obtenha o número de bits do expoente e o viés (veja na tabela acima), | ||
+ | # Obtenha o sinal do número a partir do ''msb'' (S = 0 => +; S = 1 => -) | ||
+ | # Obtenha o número correspondente ao Expoente (E). | ||
+ | # Considerando o viés, calcule o expoente (e = E - viés) | ||
+ | # Obtenha o valor da mantissa (M) e | ||
+ | # Obtenha o valor decimal correspondente, acrescentando o 1 inteiro (se o numero estiver normalizado) antes da conversão | ||
+ | # O resultado em decimal é <math> (-)^S \times 1.M \times 2^{E-vies} </math> | ||
+ | '''Exemplo:''' Dado o número representado em floating point de 32 bits = 1<span style="color:green;">10000001</span><span style="color:blue;">11000000000000000000000</span> | ||
+ | '''P1:''' Expoente tem 8 bits => viés = 127 (2<sup>8-1</sup>-1) | ||
+ | '''P2:''' Sinal (msb): 1 => é um número negativo (-) | ||
+ | '''P3:''' Expoente (8 bits): <span style="color:green;">10000001</span> = 129 | ||
+ | '''P4:''' expoente (e = E - vies) 129 - 127 = 2 | ||
+ | '''P5:''' Mantissa: (23 bits): <span style="color:blue;">11000000000000000000000</span> | ||
+ | '''P6:''' Valor (24 bits):1.<span style="color:blue;">11000000000000000000000</span> = 1,75 | ||
+ | '''P7:''' Resultado: (-) 1,75 x 2<sup>2</sup> = -7 | ||
− | + | ;Números sub_normais: | |
− | Os números | + | Os números sub_normais são indicados pelo Expoente = 00000000. Esse Expoente será interpretado como 2<sup>-126</sup>. Eles, ao contrário dos números normalizados, não usam um "1" implícito no início da mantissa. Isso significa que a mantissa desses números começa com um "0" explícito antes da parte fracionária, permitindo representar valores muito pequenos que não podem ser normalizados devido à limitação dos bits do expoente. |
+ | Exemplos: | ||
+ | 0 00000000 00000000000000000000000 corresponde ao número +0 | ||
+ | 1 00000000 00000000000000000000000 corresponde ao número -0 | ||
+ | 0 00000000 10000000000000000000000 corresponde ao número 0,5 x 2<sup>-126</sup> = 5.877472E-39 | ||
+ | 1 00000000 00000000000000000000001 corresponde ao número -2<sup>-23</sup> x 2<sup>-126</sup> = -0.00000011920928955078125 x 2<sup>-126</sup> = -1.40129846432481707092373E-45 (2<sup>-149</sup> | ||
− | + | ;Números especiais: | |
− | + | * Infinito Positivo (Inf): Bit de sinal: 0 (positivo) Expoente: Todos os bits definidos como 1 (8 bits) | |
− | |||
− | |||
Mantissa: Todos os bits definidos como 0 (23 bits) | Mantissa: Todos os bits definidos como 0 (23 bits) | ||
Representação em 32 bits: 0 11111111 00000000000000000000000 | Representação em 32 bits: 0 11111111 00000000000000000000000 | ||
− | + | * Infinito Negativo (-Inf): Bit de sinal: 1 (negativo) Expoente: Todos os bits definidos como 1 (8 bits) | |
− | |||
− | |||
− | |||
Mantissa: Todos os bits definidos como 0 (23 bits) | Mantissa: Todos os bits definidos como 0 (23 bits) | ||
Representação em 32 bits: 1 11111111 00000000000000000000000 | Representação em 32 bits: 1 11111111 00000000000000000000000 | ||
− | + | * NaN (''Not a Number''): Bit de sinal: Pode ser 0 ou 1 (geralmente usado para sinalizar erros ou operações indefinidas) Expoente: Todos os bits definidos como 1 (8 bits) | |
− | |||
− | |||
− | |||
Mantissa: Pelo menos um bit não nulo (23 bits) | Mantissa: Pelo menos um bit não nulo (23 bits) | ||
Representação: x 11111111 yyyyyyyyyyyyyyyyyyyyyyy (onde "x" é o bit de sinal e "y" são bits da mantissa) | Representação: x 11111111 yyyyyyyyyyyyyyyyyyyyyyy (onde "x" é o bit de sinal e "y" são bits da mantissa) | ||
− | + | ;Exemplos de conversores online: | |
− | + | * [http://weitz.de/ieee/ IEEE 754 Calculator] 16-bits & 32-bits & 64-bits & 128-bits | |
− | + | * [https://www.h-schmidt.net/FloatConverter/IEEE754.html IEEE-754 Floating Point Converter] 32-bitsVer [[Media: PontoFixoFlutuante.pdf| Ponto Fixo e Flutuante]] - prof. Odilson | |
+ | * Ver [https://en.wikipedia.org/wiki/Floating-point_arithmetic Floating-point arithmetic] - wikipedia | ||
+ | * Ver [https://en.wikipedia.org/wiki/IEEE_754 IEEE 754] - wikipedia | ||
+ | * Ler sobre os hardware de microprocessadores [https://en.wikipedia.org/wiki/History_of_computing_hardware_(1960s%E2%80%93present)#Microprocessors]. Para ver o número de bits de cada arquitetura, clique no link correspondente na tabela.{{collapse bottom}} | ||
+ | |||
+ | ===Unidade 3 - Funções, portas lógicas e álgebra booleana=== | ||
+ | * 10 ENCONTROS | ||
+ | {{collapse top |expand=true | Unidade 3 - Funções, portas lógicas e álgebra booleana }} | ||
+ | ;Encontro 6 (5 mar.) | ||
+ | ;Funções e portas lógicas: | ||
+ | *[https://moodle.ifsc.edu.br/pluginfile.php/311787/mod_resource/content/1/Fun%C3%A7%C3%B5es%20%20e%20portas%20l%C3%B3gicas.pdf Funções e portas lógicas] | ||
+ | ;PARA O PRÓXIMO ENCONTRO: | ||
+ | *Rever [https://moodle.ifsc.edu.br/pluginfile.php/311787/mod_resource/content/1/Fun%C3%A7%C3%B5es%20%20e%20portas%20l%C3%B3gicas.pdf Funções e portas lógicas] | ||
+ | *Ler pag 49 a 69 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=49 Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | ;Encontro 7 (7 mar.) | ||
+ | ;Funções e portas lógicas: | ||
+ | *[https://moodle.ifsc.edu.br/pluginfile.php/311787/mod_resource/content/1/Fun%C3%A7%C3%B5es%20%20e%20portas%20l%C3%B3gicas.pdf Funções e portas lógicas] | ||
+ | ;PARA O PRÓXIMO ENCONTRO: | ||
+ | *[[Como as portas lógicas são implementadas com transistores CMOS]] | ||
+ | |||
+ | |||
+ | ;Encontro 8 (12 mar.) | ||
+ | *[https://moodle.ifsc.edu.br/pluginfile.php/311788/mod_resource/content/2/Algebra%20de%20Boole.pdf Álgebra de Boole] - slides | ||
+ | ;PARA O PRÓXIMO ENCONTRO: | ||
+ | *Rever slides 1 a 15 de [https://moodle.ifsc.edu.br/pluginfile.php/311788/mod_resource/content/2/Algebra%20de%20Boole.pdf Álgebra de Boole] | ||
+ | *Ler a seção '''2.3.ÁLGEBRA BOOLEANA''' nas pag 107 a 116 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=107 Projeto Digital e Arquitetura de Computadores] | ||
+ | *Ler a seção '''4-2 LEIS E REGRAS DA ÁLGEBRA BOOLEANA''' nas pag 201 a 206 de [https://app.minhabiblioteca.com.br/reader/books/9788577801077/pageid/200 FLOYD, Thomas. Sistemas digitais. Grupo A, 2011. E-book. ISBN 9788577801077] na [[Minha Biblioteca]] | ||
+ | |||
+ | ;Encontro 9 (14 mar.) | ||
+ | *[https://moodle.ifsc.edu.br/pluginfile.php/311788/mod_resource/content/2/Algebra%20de%20Boole.pdf Álgebra de Boole] | ||
+ | ;Teoremas de De Morgan: | ||
+ | *O complemento do produto é igual a soma dos complementos: <math> \overline{X \cdot Y} = \overline{X} + \overline{Y} </math> | ||
+ | *O complemento da soma é igual ao produto dos complementos: <math> \overline{X+Y} = \overline{X} \cdot \overline{Y} </math> | ||
− | + | Para provar os teoremas, podemos obter a tabela verdade de ambos lados de cada equação booleana. | |
− | |||
− | |||
− | |||
− | {{ | + | {| class="wikitable" style="text-align:center;" |
+ | |- style="text-align:left;" | ||
+ | ! colspan="2" | Entradas | ||
+ | ! colspan="2" | Saídas | ||
+ | |- style="font-weight:bold; background-color:#EAECF0; color:#202122;" | ||
+ | | style="vertical-align:middle; width: 25%;" | X | ||
+ | | style="vertical-align:middle; width: 25%;" | Y | ||
+ | | style="font-weight:normal; width: 25%;" | <math> \overline{X \cdot Y} </math> | ||
+ | | style="font-weight:normal; width: 25%;" | <math> \overline{X} + \overline{Y} </math> | ||
+ | |- style="vertical-align:middle; | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | |- | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | |} | ||
+ | |||
+ | {| class="wikitable" style="text-align:center;" | ||
+ | |- style="text-align:left;" | ||
+ | ! colspan="2" | Entradas | ||
+ | ! colspan="2" | Saídas | ||
+ | |- style="font-weight:bold; background-color:#EAECF0; color:#202122;" | ||
+ | | style="vertical-align:middle; width: 25%;" | X | ||
+ | | style="vertical-align:middle; width: 25%;" | Y | ||
+ | | style="font-weight:normal; width: 25%;" | <math> \overline{X + Y} </math> | ||
+ | | style="font-weight:normal; width: 25%;" | <math> \overline{X} \cdot \overline{Y} </math> | ||
+ | |- style="vertical-align:middle; | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | |- | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | |} | ||
+ | |||
+ | Ou utilizar os postulados e teoremas da algebra de boole. | ||
+ | Considerando que <math> \overline{X+Y} = \overline{X} \cdot \overline{Y} </math> seja verdade, então | ||
+ | :'''PASSO 1:''' pelo postulado do complemento <math> \overline{A} + A = 1 </math>, podemos afirmar que | ||
+ | ::<math>(X+Y) + (\overline{X}\cdot\overline{Y}) = 1 </math> | ||
+ | :'''PASSO 2:''' pelo teorema da distribuição <math> A + (B \cdot C) = (A + B) \cdot (A + C) </math>, podemos afirmar que | ||
+ | ::<math> (X + Y) + (\overline{X}\cdot\overline{Y})=(X + Y + \overline{X})\cdot(X + Y + \overline{Y}) </math> | ||
+ | :'''PASSO 3:''' pelo teorema da comutação <math> A + B = B + A </math>, podemos afirmar que | ||
+ | ::<math>(X + Y + \overline{X})\cdot(X + Y + \overline{Y}) = (Y + X + \overline{X})\cdot(X + Y + \overline{Y}) </math> | ||
+ | :'''PASSO 4:''' pelo postulado do complemento <math> A + \overline{A} = 1 </math>, podemos afirmar que | ||
+ | ::<math>(Y + X + \overline{X})\cdot(X + Y + \overline{Y}) = (Y + 1) \cdot (X + 1) </math> | ||
+ | :'''PASSO 5:''' pelo postulado do elemento absorvente <math> A + 1 = 1 </math>, podemos afirmar que | ||
+ | ::<math> (Y + 1) \cdot (X + 1) = 1 \cdot 1 </math> | ||
+ | :'''PASSO 6:''' pelo postulado da multiplicação (AND) <math> 1 \cdot 1 = 1 </math>, podemos afirmar que | ||
+ | ::<math> 1 \cdot 1 = 1 </math> | ||
+ | : Portanto a consideração inicial é verdadeira <math> \overline{X+Y} = \overline{X} \cdot \overline{Y} </math>. | ||
+ | |||
+ | :'''Nota:''' O teorema também pode ser provado usando o postulado do complemento <math> \overline{A} \cdot A = 0 </math>, pois neste caso, podemos afirmar que | ||
+ | ::<math>(X+Y) . (\overline{X}\cdot\overline{Y}) = 0 </math>. | ||
+ | :Tente desenvolver o restante da prova usando apenas os postulados e teoremas. | ||
+ | |||
+ | Os teoremas de De Morgam são validos para qualquer número (N) de entradas, podem ser escritos como: | ||
+ | : <math> \overline{X_1 \cdot X_2 \cdot ... \cdot X_N} = \overline{X_1} + \overline{X_2} + ... + \overline{X_N} </math> | ||
+ | : <math> \overline{X_1 + X_2 + ... + X_N} = \overline{X_1} \cdot \overline{X_2} \cdot ... \cdot \overline{X_N}</math> | ||
+ | |||
+ | ;Exercícios: | ||
+ | Simplifique as expressões lógicas (''caso seja possível''). Indique os Postulados ou Teoremas utilizado em cada passo. Para simplificar as notações os códigos A1 a A5 e T1 a T12 ou T1' a T12' indicado na [https://moodle.ifsc.edu.br/pluginfile.php/372852/mod_resource/content/1/Folha%20de%20consulta%20-%20%C3%A1lgebra%20booleana.pdf Folha de consulta - álgebra booleana]. | ||
+ | :a) ABC + A + BC | ||
+ | :b) A.B + A.B’ + A’.B | ||
+ | :c) X.Y + X.Y’ + X’.Y + X.Y | ||
+ | :d) X.Y + X.Z + Z.Y | ||
+ | :e) D.B’+D.(D.B+C.D’) | ||
+ | |||
+ | Ver também exemplos em 4-4 ANÁLISE BOOLEANA DE CIRCUITOS LÓGICOS [[https://app.minhabiblioteca.com.br/reader/books/9788577801077/pageid/206 FLOYD, Thomas. Sistemas digitais. Grupo A, 2011. E-book. ISBN 9788577801077] | ||
+ | |||
+ | ;PARA O PRÓXIMO ENCONTRO: | ||
+ | *Rever slides 16 até fim de [https://moodle.ifsc.edu.br/pluginfile.php/311788/mod_resource/content/2/Algebra%20de%20Boole.pdf Álgebra de Boole] | ||
+ | *Ler a seção '''2.3.ÁLGEBRA BOOLEANA''' nas pag 107 a 116 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=107 Projeto Digital e Arquitetura de Computadores] | ||
+ | *Ler a seção '''4-3 TEOREMAS DE DEMORGAN e 4-4 ANÁLISE BOOLEANA DE CIRCUITOS LÓGICOS ''' nas pag 207 a 216 de [https://app.minhabiblioteca.com.br/reader/books/9788577801077/pageid/206 FLOYD, Thomas. Sistemas digitais. Grupo A, 2011. E-book. ISBN 9788577801077] na [[Minha Biblioteca]] | ||
+ | |||
+ | ;Encontro 10 (21 mar.) | ||
+ | *Expressão booleana - Tabela verdade - Circuito com portas lógicas: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311791/mod_resource/content/1/Portas%20-%20Tabela%20verdade%20-%20Express%C3%B5es.pdf Expressão booleana - Tabela verdade - Circuito com portas lógicas] | ||
+ | *Ler a seção '''2.4. DA LÓGICA ÀS PORTAS e 2.5.LÓGICA COMBINATÓRIO MULTI-NÍVEL''' nas pag 90 a 95 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=116 Projeto Digital e Arquitetura de Computadores] | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311790/mod_resource/content/1/Exercicios%20de%20algebra%20de%20boole.pdf Exercícios de álgebra de Boole] | ||
+ | *Ler a seção '''2.3.4. A Verdade por Detrás de Tudo e 2.3.5. Simplificando Equações''' nas pag 87 a 90 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=113 Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | ;Encontro 11 (26 mar.): | ||
+ | *Expressão booleana - Tabela verdade - Circuito com portas lógicas: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311791/mod_resource/content/1/Portas%20-%20Tabela%20verdade%20-%20Express%C3%B5es.pdf Expressão booleana - Tabela verdade - Circuito com portas lógicas] | ||
+ | *Ler a seção '''2.4. DA LÓGICA ÀS PORTAS e 2.5.LÓGICA COMBINATÓRIO MULTI-NÍVEL''' nas pag 90 a 95 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=116 Projeto Digital e Arquitetura de Computadores] | ||
+ | *Avaliação A1b (50 minutos) | ||
+ | |||
+ | ;Encontro 12 (28 mar.) | ||
+ | *Simplificação de expressões lógicas - Mapas de Karnaugh-Veitch: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311792/mod_resource/content/2/Simplifica%C3%A7%C3%A3o%20de%20express%C3%B5es%20l%C3%B3gicas%20-%20Mapas%20de%20Karnaugh-Veitch.pdf Simplificação de expressões lógicas - Mapas de Karnaugh-Veitch] | ||
+ | *Ler a seção '''2.7.MAPAS DE KARNAUGH''' nas pag 99 a 108 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=125 Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | ;Encontro 13 (2 abr.) | ||
+ | *Ler [https://en.wikipedia.org/wiki/Quine%E2%80%93McCluskey_algorithm#:~:text=The%20Quine%E2%80%93McCluskey%20algorithm%20is,to%20as%20the%20tabulation%20method Quine–McCluskey algorithm] | ||
+ | *Teste em [https://www.mathematik.uni-marburg.de/~thormae/lectures/ti1/code/qmc/ Quine–McCluskey algorithm] | ||
+ | *Ler [https://en.wikipedia.org/wiki/Espresso_heuristic_logic_minimizer Espresso heuristic logic minimizer] | ||
+ | *Ler [https://wiki.sj.ifsc.edu.br/index.php/Mapas_de_Karnaugh_2D_e_3D Mapas de Karnaugh 2D e 3D] | ||
+ | *K-Map online [https://www.docjava.com/cpe210/kmapExplorer.html docjava.com], [https://ictlab.kz/extra/Kmap/ ICT laboratory], [https://www.mathematik.uni-marburg.de/~thormae/lectures/ti1/code/karnaughmap/ uni-marburg.de] | ||
+ | |||
+ | ;Encontro 14 (4 abr.) | ||
+ | *Simplificação de expressões lógicas - Mapas de Karnaugh-Veitch: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311792/mod_resource/content/2/Simplifica%C3%A7%C3%A3o%20de%20express%C3%B5es%20l%C3%B3gicas%20-%20Mapas%20de%20Karnaugh-Veitch.pdf Simplificação de expressões lógicas - Mapas de Karnaugh-Veitch] | ||
+ | *Ler a seção '''2.7.MAPAS DE KARNAUGH''' nas pag 99 a 108 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=125 Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | |||
+ | ;Encontro 15 (9 abr.) - Projeto de circuitos combinacionais: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311789/mod_resource/content/1/Projeto%20de%20circuitos%20combinacionais.pdf Projeto de circuitos combinacionais] | ||
+ | *Multiplexadores e Decodificadores: | ||
+ | *Ler a seção '''2.8.BLOCOS COMBINATÓRIOS''' nas pag 109 a 114 [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=135 Projeto Digital e Arquitetura de Computadores] | ||
+ | |||
+ | ;Encontro 16 (11 abr.) | ||
+ | *Exercícios 2.1, 2.2, 2.5-7, 2.13-18, 2.22-25, 2.28-29, 2.31-32, 2.34, 2.35, 2.36-37, 2.39-40 ver [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=151] | ||
+ | *Pergunta 2.2, 2.3, 2.4 ver [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=163] | ||
+ | |||
+ | ;Encontro 18 (23 abr.) - Avaliação A1c (6 pontos): | ||
+ | *Simplificação de expressões lógicas e mapa de Karnaugh | ||
+ | *Representação de circuitos lógicos - '''Diagrama de portas lógicos = Tabela Verdade = Expressão lógica''' | ||
+ | |||
+ | <!-- | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
*Consumo de energia de circuitos digitais. | *Consumo de energia de circuitos digitais. | ||
::<math> P_{Estatica} = I_{DD} \times V_{DD} </math> | ::<math> P_{Estatica} = I_{DD} \times V_{DD} </math> | ||
Linha 1 154: | Linha 1 423: | ||
::<math> P_{Total} = P_{Estatica} + P_{Dinamica} </math> | ::<math> P_{Total} = P_{Estatica} + P_{Dinamica} </math> | ||
− | *Ler pag 69 a 70 de [https://moodle.ifsc.edu.br/pluginfile.php/ | + | *Ler pag 69 a 70 de [https://moodle.ifsc.edu.br/pluginfile.php/311785/mod_resource/content/1/DDCA_portugues.pdf#page=69 Projeto Digital e Arquitetura de Computadores] |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
;Encontro 11 (31 ago) - Exercícios de álgebra de Boole: | ;Encontro 11 (31 ago) - Exercícios de álgebra de Boole: | ||
Linha 1 173: | Linha 1 434: | ||
*Ler a seção '''2.4. DA LÓGICA ÀS PORTAS e 2.5.LÓGICA COMBINATÓRIO MULTI-NÍVEL''' nas pag 90 a 95 de [https://moodle.ifsc.edu.br/pluginfile.php/159985/mod_resource/content/1/DDCA_portugues.pdf#page=116 Projeto Digital e Arquitetura de Computadores] | *Ler a seção '''2.4. DA LÓGICA ÀS PORTAS e 2.5.LÓGICA COMBINATÓRIO MULTI-NÍVEL''' nas pag 90 a 95 de [https://moodle.ifsc.edu.br/pluginfile.php/159985/mod_resource/content/1/DDCA_portugues.pdf#page=116 Projeto Digital e Arquitetura de Computadores] | ||
*Avaliação A1b (55 minutos) | *Avaliação A1b (55 minutos) | ||
+ | |||
+ | --> | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | ===Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim=== | ||
+ | * 6 ENCONTROS | ||
+ | {{collapse top | expand=true |Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim }} | ||
+ | |||
+ | |||
+ | ;Encontro 17 (18 abr.) - Linguagem VHDL: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311793/mod_resource/content/2/Introdu%C3%A7%C3%A3o%20a%20linguagem%20de%20descri%C3%A7%C3%A3o%20de%20hardware.pdf Introdução a linguagem de descrição de hardware (DHL)] | ||
+ | |||
+ | ;Encontro 19 (25 abr.) - Linguagem VHDL: | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/311793/mod_resource/content/2/Introdu%C3%A7%C3%A3o%20a%20linguagem%20de%20descri%C3%A7%C3%A3o%20de%20hardware.pdf Introdução a linguagem de descrição de hardware (DHL)] | ||
+ | |||
+ | * Estrutura do código VHDL | ||
+ | :* Declaração das bibliotecas e pacotes '''LIBRARY''' / '''PACKAGE''' | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | library library_name; | ||
+ | use library_name.package_name.all; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | :* '''ENTITY''' | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity entity_name is | ||
+ | [generic ( | ||
+ | cons_name1: const_type const_value; | ||
+ | cons_name2: const_type const_value; | ||
+ | ... | ||
+ | cons_nameN: const_type const_value);] | ||
+ | [port ( | ||
+ | signal_name1: mode signal_type; | ||
+ | signal_name2: mode signal_type; | ||
+ | ... | ||
+ | signal_nameN: mode signal_type);] | ||
+ | [declarative_part] | ||
+ | [begin | ||
+ | statement_part] | ||
+ | end [entity] [entity_name]; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | :* '''ARCHITECTURE''' | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | architecture arch_name of entity_name is | ||
+ | [declarative_part] | ||
+ | begin | ||
+ | statement_part | ||
+ | end [architecture] [arch_name]; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | * Exemplo - Declaração de uma porta NAND em VHDL | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | library std; | ||
+ | use std.standard.all; | ||
+ | |||
+ | entity nand_gate is | ||
+ | port (a, b: in bit; x: out bit); | ||
+ | end entity; | ||
+ | |||
+ | architecture nome_arch of nand_gate is | ||
+ | begin | ||
+ | x <= a nand b; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | *Uso do ambiente EDA - QUARTUS Prime para programação em VHDL. | ||
+ | ;PASSO 0: | ||
+ | [[Acesso ao IFSC-CLOUD (NUVEM) | Acesse a nuvem do IFSC]] usando um terminal via ssh: | ||
+ | USER=LOGIN_SIGAA | ||
+ | ssh $USER@quartus.sj.ifsc.edu.br -XC | ||
+ | Insira a senha do SIGAA | ||
+ | LOGIN_SIGAA@quartus.sj.ifsc.edu.br's password: | ||
+ | |||
+ | ;PASSO 1: | ||
+ | Abra o Quartus Prime digitando no terminal | ||
+ | quartus20.1.sh | ||
+ | Em seguida abra um arquivo para inserir o código VHDL. No menu superior selecione '''[File > New > Design Files: VHDL File]''' e '''[OK]''' | ||
+ | |||
+ | ;PASSO 2: | ||
+ | *Copie o código VHDL acima para o espaço de edição e salve o arquivo com o nome da '''entity''': ''nand_gate.vhd'', em um pasta exclusiva para este projeto. | ||
+ | *Ao ser perguntado se deseja criar um novo projeto, responda [Yes]. Os próximos passos podem ser realizados da seguinte forma: | ||
+ | :*Na tela '''Introduction''' [Next >] | ||
+ | :*Na tela '''Directory, Name, Top-Level Entity''' | ||
+ | ::*Note onde o projeto será salvo. | ||
+ | /home/USER/PASTA_DO_PROJETO/ | ||
+ | ::*Note o nome do projeto. Se quiser pode mudá-lo | ||
+ | nand_gate | ||
+ | ::*Note o nome da '''top-level design entity''' | ||
+ | nand_gate | ||
+ | ::*Em seguida [Next >] | ||
+ | :*Na tela '''Project Type''' [Next >] | ||
+ | :*Na tela '''Add Files''' [Next >], pois seu arquivo já está na lista dos arquivos. | ||
+ | :*Na tela '''Family, Device & Board Settings''', escolha a Family = ['''Cyclone IV E'''] e o Device = ['''EP4CE6E22A7'''] e [Next >] | ||
+ | :*Na tela '''EDA Tool Setting''' [Next >] | ||
+ | :*Note na tela Summary os dados do projeto e clique [Finish] | ||
+ | |||
+ | ;PASSO 3: | ||
+ | Realize a '''Analysis & Synthesis''' ['''Processing > Start > Start Analysis & Synthesis'''], ou use um dos botões que o professor mostrou em aula. | ||
+ | :*Note o '''Compilation Report''' | ||
+ | |||
+ | ;PASSO 4: | ||
+ | *Use o [[RTL Viewer]] para ver a descrição RTL do circuito. Selecione '''[Tools > Netlist Vieweres > RTL Viewer]'''. | ||
+ | *Use o [[Technology Map Viewer]] para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado. Selecione '''[Tools > Netlist Vieweres > Technology Map Viewer]'''. | ||
+ | |||
+ | ;PASSO 5: | ||
+ | *Modifique a descrição do circuito para implementar o circuito da função Y = (A.B)' + C.D'B', salve o projeto Ckt2.vhd e de o mesmo nome para a entity. | ||
+ | |||
+ | ;PARA O PRÓXIMO ENCONTRO | ||
+ | *Escreva em VHDL o circuito do [https://wiki.sj.ifsc.edu.br/index.php/ELD129002-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke#AE1_-_Projeto_de_um_conversor_de_bin.C3.A1rio_para_mostrador_de_7_segmentos AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos] | ||
+ | :*Use como modelo: | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- A bibliteca std e o pacote standard são autodeclarados, então as linhas abaixo podem ser comentadas com "--" | ||
+ | --library std; | ||
+ | --use std.standard.all; | ||
+ | |||
+ | entity BCD2SSD is | ||
+ | port ( | ||
+ | -- Entradas ABCD do circuito | ||
+ | A, B, C, D: in bit; | ||
+ | -- Saidas para os leds do mostrador de 7 segmentos. Note que o nome a, b, .. g foi mudado para ssd_a, ssd_b, ... ssd_g pois o VHDL é insensível a caixa | ||
+ | ssd_a, ssd_b, ssd_c, ssd_d, ssd_e, ssd_f, ssd_g : out bit | ||
+ | ); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc_v1 of BCD2SSD is | ||
+ | begin | ||
+ | -- descreva a expressão lógica obtida para cada uma das saídas; | ||
+ | -- Por exemplo: se for a = A + C + (B'.D') + (B.D) | ||
+ | ssd_a <= A or C or (not B and not D) or (B and D); | ||
+ | |||
+ | ssd_g <= ; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | *Ler [https://pt.wikipedia.org/wiki/VHDL VHDL] na Wikipedia. | ||
+ | *Guardar [[Folha de consulta de VHDL]] | ||
+ | |||
+ | ;Encontro 20 (30 abr.) [https://wiki.sj.ifsc.edu.br/index.php/ELD129002-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke#AE2_-_Conhecendo_os_dispositivos_l.C3.B3gicos_program.C3.A1veis AE2 - Conhecendo os dispositivos lógicos programáveis] | ||
====ATUAL==== | ====ATUAL==== | ||
− | ;Encontro | + | ;Encontro 21 (2 mai.) [https://wiki.sj.ifsc.edu.br/index.php/ELD129002-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke#AE2_-_Conhecendo_os_dispositivos_l.C3.B3gicos_program.C3.A1veis AE2 - Conhecendo os dispositivos lógicos programáveis]: |
− | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/ | + | :*(Continuação) |
− | * | + | ;Encontro 22 (7 mai.) AE3: |
− | * | + | [[Preparando para gravar o circuito lógico no FPGA]] |
− | * | + | |
− | * | + | <!-- |
− | * | + | ;Encontro 18 (18 abr.) - Avaliação A1c (6 pontos): |
+ | *Simplificação de expressões lógicas e mapa de Karnaugh | ||
+ | *Representação de circuitos lógicos - '''Diagrama de portas lógicos = Tabela Verdade = Expressão lógica''' | ||
+ | |||
+ | ;Encontro 18 (28 set) - Linguagem VHDL (cont): | ||
+ | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/262427/mod_resource/content/1/Introdu%C3%A7%C3%A3o%20a%20linguagem%20de%20descri%C3%A7%C3%A3o%20de%20hardware.pdf Introdução a linguagem de descrição de hardware (DHL)] | ||
+ | |||
+ | |||
+ | ;Encontro 19 (3 out.) - Simulador ModelSim: | ||
+ | *Abra o circuito que foi salvo na aula anterior. Após abrir o Quartus, clique em [File > Open Project] e selecione a pasta onde salvou o projeto. Depois clique sobre o arquivo '''nand_gate.qpf'''. Note que abrir um projeto é diferente de abrir um arquivo, pois todos os arquivos de configuração estão associados a esse .qpf. | ||
+ | |||
+ | ;Encontro 20 (5 out.): | ||
+ | *Avaliação A1c - Simplificação de expressões lógicas: | ||
+ | |||
+ | |||
+ | ;Encontro 21 (10 out.): | ||
+ | *Escreva o código VHDL e faça a simulação para o circuito correspondente a expressão lógica: | ||
+ | Y = AB + AC' | ||
+ | Z = A'BC + C' | ||
+ | --> | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | ===Unidade 5 - Circuitos lógicos combinacionais (com VHDL)=== | ||
+ | * 12 ENCONTROS | ||
+ | {{collapse top | expand=true |Unidade 5 - Circuitos lógicos combinacionais (com VHDL)}} | ||
+ | <!-- | ||
+ | ;Encontro 22, 23 (17 e 20 out.) | ||
+ | *[[Preparando para gravar o circuito lógico no FPGA]] | ||
+ | * Configurar uma porta nand no kit. | ||
+ | *[[Laboratório - Projeto e implementação de um conversor BCD para SSD | AE1 - Atividade de Laboratório 1 ]] | ||
+ | |||
+ | ;Encontro 24 (24 out.) | ||
+ | * Conhecer o [[Código Gray]] | ||
+ | * Implementação de conversor Binário para Gray (bin2gray) | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | ------------------------- | ||
+ | -- File: bin2gray_v1.vhd -- | ||
+ | ------------------------- | ||
+ | entity bin2gray_v1 is | ||
+ | port | ||
+ | ( | ||
+ | b0, b1, b2, b3 : in bit; | ||
+ | g0, g1, g2, g3 : in bit | ||
+ | ); | ||
+ | end entity; | ||
+ | --Exemplo implementando o circuito diretamente com as portas lógicas | ||
+ | architecture ifsc_v1 of ____ is | ||
+ | begin | ||
+ | |||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | Como o circuito de um conversor bin2gray, possui uma certa quantidade de bits de entrada e a mesma quantidade de saída, não é adequado descrever esse circuito utilizando o tipo '''bit'''. O VHDL dispõe do tipo '''bit_vector'''; de vetores para descrever esse tipo de entrada e saída. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | ------------------------- | ||
+ | -- File: bin2gray_v2.vhd -- | ||
+ | ------------------------- | ||
+ | entity bin2gray_v2 is | ||
+ | port | ||
+ | ( | ||
+ | b : in bit_vector(3 downto 0); | ||
+ | g : out bit_vector(3 downto 0) | ||
+ | ); | ||
+ | end entity; | ||
+ | --Exemplo implementando o circuito diretamente com as portas lógicas | ||
+ | architecture ifsc_v2 of ____ is | ||
+ | begin | ||
+ | |||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | Caso se deseje aumentar o número de bits da entrada, na abordagem acima é necessário aumentar o número de operações ou exclusivo, e para cada quantidade de bits é necessário ter uma nova descrição. Usando corretamente a instrução '''generic''', e a instrução '''for generate''', é possível escrever um código único (genérico) para qualquer numero de bits. | ||
+ | * O GENERIC permite parametrizar um circuito, definindo os valores que se deseja alterar em um circuito em diferentes soluções. Um exemplo comum é alterar o número de bits das entradas e saídas do circuito. Essa instrução é declarada na ENTITY, antes da declaração das PORT. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | [generic ( | ||
+ | cons_name1: const_type const_value; | ||
+ | cons_name2: const_type const_value; | ||
+ | ... | ||
+ | cons_nameN: const_type const_value);] | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | * Uso da instrução FOR-GENERATE | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | label: FOR identificador IN faixa GENERATE | ||
+ | [Parte_Declarativa | ||
+ | BEGIN] | ||
+ | Instruções_concorrentes | ||
+ | ... | ||
+ | END GENERATE [label]; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | ------------------------- | ||
+ | -- File: bin2gray_v3.vhd -- | ||
+ | ------------------------- | ||
+ | entity bin2gray_v3 is | ||
+ | generic (N : natural := 4 ); | ||
+ | port | ||
+ | ( | ||
+ | b : in bit_vector(N-1 downto 0); | ||
+ | g : out bit_vector(N-1 downto 0) | ||
+ | ); | ||
+ | end entity; | ||
+ | architecture ifsc_v3 of ____ is | ||
+ | begin | ||
+ | |||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | * Após cada implementação analise o diagrama RTL e verifique se as 3 soluções apresentadas resultam no mesmo circuito. | ||
+ | * Efetua a simulação com o Modelsim para verificar se as entradas em código binário sequêncial de "0000" até "1111" resultam corretamente nas saídas em [[Código Gray]]. | ||
+ | * Verifique se a versão bin2gray_v3 pode ser alterada para 10 bits e continua gerando o circuito correto. | ||
+ | * Descubra quantas portas ou exclusivo seriam necessárias para o caso de N bits. | ||
+ | |||
+ | |||
+ | * DESAFIO: Implementação de conversor Gray para Binário (gray2bin) | ||
+ | Considerando o que aprendeu com as duas versões do conversor '''bin2gray''', descreva o circuito do conversor '''gray2bin'''. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | ------------------------- | ||
+ | -- File: gray2bin.vhd -- | ||
+ | ------------------------- | ||
+ | entity gray2bin is | ||
+ | generic (N : natural := 4 ) | ||
+ | port | ||
+ | ( | ||
+ | g : in std_logic_vector(____) | ||
+ | b : out std_logic_vector(____) | ||
+ | ) | ||
+ | end entity | ||
+ | |||
+ | architecture ifsc_v1 of ____ is | ||
+ | begin | ||
+ | |||
+ | end architecture | ||
+ | architecture ifsc_v2 of ____ is | ||
+ | begin | ||
+ | |||
+ | end architecture | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | ;Encontro 25 e 26 (26 e 31 out.) | ||
+ | * Conhecer o multiplexador digital. | ||
+ | Um multiplexador digital de N entradas e 1 saída, frequentemente abreviado como MUX N:1, é um circuito digital muito utilizado para rotear sinais digitais Ele desempenha a função de selecionar uma das entradas para ser encaminhada para a saída com base em um sinal de seleção (ou controle). | ||
+ | *'''MUX2:1''' | ||
+ | A tabela verdade que descreve um MUX2:1 é mostrada abaixo: | ||
+ | <center> | ||
+ | {| class="wikitable" style="text-align:center;" | ||
+ | |- style="font-weight:bold;" | ||
+ | ! X1 | ||
+ | ! X0 | ||
+ | ! Sel | ||
+ | ! style="background-color:#c0c0c0;" | Y | ||
+ | |- | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | 0 | ||
+ | |- | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | 0 | ||
+ | |- | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | 1 | ||
+ | |- | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | 0 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | 0 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | 1 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | 1 | ||
+ | |- | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | 1 | ||
+ | |} | ||
+ | </center> | ||
+ | |||
+ | O MUX2:1 também pode ser representado de forma resumida por: | ||
+ | <center> | ||
+ | {| class="wikitable" style="text-align:center;" | ||
+ | |- style="font-weight:bold;" | ||
+ | ! X1 | ||
+ | ! X0 | ||
+ | ! Sel | ||
+ | ! style="background-color:#c0c0c0;" | Y | ||
+ | |- | ||
+ | | - | ||
+ | | X0 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | X0 | ||
+ | |- | ||
+ | | X1 | ||
+ | | - | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | X1 | ||
+ | |} | ||
+ | </center> | ||
+ | Onde o X0 e X1 na entrada podem assumir os valores 0 ou 1, e o simbolo "-" corresponde ao ''don't care'' (em VDHL) | ||
+ | |||
+ | A função booleana que descreve a operação de um MUX 2:1 pode ser representada da seguinte forma: | ||
+ | |||
+ | |||
+ | <math> Y = \overline{Sel} . X0 + Sel . X1 </math> | ||
+ | |||
+ | |||
+ | Onde Y é a saída; Sel é o sinal de seleção; X0 e X1 são as entradas. | ||
+ | *'''MUX4:1''' | ||
+ | O MUX4:1 pode ser representado de forma resumida pela tabela verdade: | ||
+ | |||
+ | <center> | ||
+ | {| class="wikitable" style="text-align:center;" | ||
+ | |- style="font-weight:bold;" | ||
+ | ! colspan="4" | Entradas | ||
+ | ! colspan="2" | Seleção | ||
+ | ! Saída | ||
+ | |- style="font-weight:bold;" | ||
+ | | X3 | ||
+ | | X2 | ||
+ | | X1 | ||
+ | | X0 | ||
+ | | Sel1 | ||
+ | | Sel0 | ||
+ | | style="background-color:#c0c0c0;" | Y | ||
+ | |- | ||
+ | | - | ||
+ | | - | ||
+ | | - | ||
+ | | X0 | ||
+ | | 0 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | X0 | ||
+ | |- | ||
+ | | - | ||
+ | | - | ||
+ | | X1 | ||
+ | | - | ||
+ | | 0 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | X1 | ||
+ | |- | ||
+ | | - | ||
+ | | X2 | ||
+ | | - | ||
+ | | - | ||
+ | | 1 | ||
+ | | 0 | ||
+ | | style="background-color:#c0c0c0;" | X2 | ||
+ | |- | ||
+ | | X3 | ||
+ | | - | ||
+ | | - | ||
+ | | - | ||
+ | | 1 | ||
+ | | 1 | ||
+ | | style="background-color:#c0c0c0;" | X3 | ||
+ | |} | ||
+ | </center> | ||
+ | A função booleana que descreve a operação de um MUX 4:1 pode ser representada da seguinte forma: | ||
+ | |||
+ | |||
+ | <math> Y = X0 . \overline{Sel1} . \overline{Sel0} + X1 . \overline{Sel1} . Sel0 + X2 . Sel1 . \overline{Sel0} + X3 . Sel1 . Sel0 </math> | ||
+ | |||
+ | |||
+ | Dada a função booleana do MUX4:1 é simples para descreve-lo em VHDL utilizando apenas operadores lógicos. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity mux4x1 is | ||
+ | port | ||
+ | ( | ||
+ | -- Input ports | ||
+ | X: in bit_vector (3 downto 0); | ||
+ | Sel : in bit_vector (1 downto 0); | ||
+ | -- Output ports | ||
+ | Y : out bit | ||
+ | ); | ||
+ | end entity; | ||
+ | |||
+ | -- Implementação com lógica pura | ||
+ | architecture v_logica_pura of mux4x1 is | ||
+ | |||
+ | begin | ||
+ | Y <= (X(0) and (not Sel(1)) and (not Sel(0))) or | ||
+ | ... | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | No entanto, o MUX4:1 também pode ser descrito utilizando a instrução '''WHEN-ELSE''' | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | <optional_label>: <target> <= | ||
+ | <value> when <condition> else | ||
+ | <value> when <condition> else | ||
+ | <value> when <condition> else | ||
+ | ... | ||
+ | <value>; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | *Importante: O último ELSE deve cobrir todos os demais valores para evitar a criação de LATCHES. | ||
+ | Warning (13012): Latch ... has unsafe behavior | ||
+ | |||
+ | * No QuartusII existe um template pronto para ser utilizado em: '''[Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Conditional Signal Assignment]''' | ||
+ | |||
+ | No caso do MUX4:1 ele poderia ser descrito como: | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- Implementação com WHEN ELSE | ||
+ | architecture v_WHEN_ELSE of mux4x1 is | ||
+ | |||
+ | begin | ||
+ | Y <= X(0) when Sel = "00" else | ||
+ | X(1) when Sel = "01" else | ||
+ | X(2) when Sel = "10" else | ||
+ | X(3); | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | Outra forma de descrever o MUX4:1 seria utilizando a instrução '''WITH-SELECT''' | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | <optional_label>: with <expression> select | ||
+ | <target> <= | ||
+ | <value> when <choices>, | ||
+ | <value> when <choices>, | ||
+ | <value> when <choices>, | ||
+ | ... | ||
+ | <value> when others; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | *Importante: Para cobrir todas as demais possibilidades deve ser utilizado o WHEN OTHERS evitando novamente a criação de LATCHES, ou erros de análise. | ||
+ | |||
+ | Error (10313): VHDL Case Statement error ...: Case Statement choices must cover all possible values of expression | ||
+ | |||
+ | * No QuartusII existe um template pronto para ser utilizado em: '''[Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]'''. '''Mas ATENÇÃO, faltam as virgulas após cada escolha'''. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- Implementação com WITH SELECT | ||
+ | architecture v_WITH_SELECT of mux4x1 is | ||
+ | |||
+ | begin | ||
+ | with Sel select | ||
+ | Y <= X(0) when "00", -- note o uso da , | ||
+ | X(1) when "01", | ||
+ | X(2) when "10", | ||
+ | X(3) when others; -- note o uso de others, para todos os demais valores. | ||
+ | -- Não pode ser substituido por "11" mesmo que o signal seja bit_vector. | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | * Note que para associar uma entre várias arquiteturas com a sua ENTITY pode-se utilizar a instrução CONFIGURATION. No exemplo abaixo a ARCHITECTURE que está descomentada é a que será associada a ENTITY mux4x1. | ||
+ | * Caso não se use a instrução CONFIGURATION, a última ARCHITECTURE será associada a ENTITY. | ||
+ | * Apesar de apenas uma das ARCHITECTUREs ser associada, todas elas devem estar sintaticamente corretas, pois passarão pelo processo de ANÁLISE E SINTESE. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- Design Unit que associa a architecture com a entity | ||
+ | configuration cfg_ifsc of mux4x1 is | ||
+ | for v_logica_pura end for; | ||
+ | -- for v_WHEN_ELSE end for; | ||
+ | -- for v_WITH_SELECT end for; | ||
+ | end configuration; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | * Faça a análise e sintese do mux4x1, associando a architecture v_logica_pura, depois v_WITH_SELECT, depois v_WHEN e por último v_IF_ELSE. | ||
+ | * Note a diferença entre os RTL Viewer obtidos para cada architecture. | ||
+ | {{fig|2.1|Código RTL do mux4x1 v_logica_pura| RTL_mux4x1v1.png| 300 px |}} | ||
+ | {{fig|2.2|Código RTL do mux4x1 v_WHEN_ELSE| RTL_mux4x1v2.png| 400 px |}} | ||
+ | {{fig|2.3|Código RTL do mux4x1 v_WITH_SELECT| RTL_mux4x1v3.png| 200 px |}} | ||
+ | :'''OBS''': [https://en.wikipedia.org/wiki/Register-transfer_level Register Transfer-Level] (RTL) é uma abstração na qual o circuito é descrito em termos de fluxo de sinais entre os registradores presentes no hardware e as operações combinacionais realizadas com esses dados. | ||
+ | |||
+ | * Note a que ao verificar o Technology Map Viewer, nos 3 primeiros casos serão usados os mesmos elementos lógicos. | ||
+ | {{fig|2.4|Technology Map do mux4x1 para a família Cyclone | TM_mux4x1.png| 400 px |}} | ||
+ | |||
+ | * Note que o elemento lógico acima possui uma LUT (LookUp Table) que basicamente implementa o circuito combinacional através de uma tabela de consulta (Tabela Verdade), a qual pode ser visualizada clicando com o botão Direito do Mouse e selecionando Properties, juntamente com Mapa de Karnaugh e seu Circuito Lógico representado por portas. Todas as representações são equivalentes. | ||
+ | |||
+ | {{fig|2.5|Elemento Lógico usado no mux4x1 para a família Cyclone (node properties) | LE_mux4x1.png| 400 px |}} | ||
+ | |||
+ | *Dependendo da família de FPGA que se estiver usando, o compilador implementar o circuito descrito com um número diferente de elementos lógicos (LEs). No caso da '''família Cyclone''', na qual a LUT tem 4 entradas, são necessários 2 LEs para mapear uma lógica combinacional com 6 entradas e 1 saída (Mux4x1). | ||
+ | No entanto se utilizarmos um dispositivo FPGA da '''família Aria 10''', que tem LUT tem 6 entradas, será necessário apenas 1 LE, conforme ilustrado a seguir. | ||
+ | |||
+ | {{fig|2.5|Technology Map do mux4x1 para a família Aria 10 | TM_mux4x1_S3.png| 400 px |}} | ||
+ | |||
+ | *Realize a simulação das 3 arquiteturas do MUX4:1 no Modelsim | ||
+ | *Crie um arquivo tb_mux4x1_v1.do que repita a simulação da arquitetura v1 | ||
+ | *Crie um arquivo tb_mux4x1_v2.do que repita a simulação da arquitetura v2 | ||
+ | *Crie um arquivo tb_mux4x1_v3.do que repita a simulação da arquitetura v1 | ||
+ | *Inclua todos os arquivos .do no projeto do Quartus e salve o arquivo QAR | ||
+ | |||
+ | ;Encontro 27 e 28 (ANP e 7 nov.) | ||
+ | *[[Laboratório - Implementação de um MUX4:1 em protoboard | AE2 - Atividade de Laboratório 2 ]] Passos 1 e 2 | ||
+ | ;Encontro 29 (9 nov.) | ||
+ | *[[Laboratório - Implementação de um MUX4:1 em protoboard | AE2 - Atividade de Laboratório 2 ]] Passos 3 e 4 | ||
+ | *Entrega do relatório no Moodle (até 14 dias). | ||
+ | ;Encontro 30 (14 nov.) | ||
+ | *Decodificador de 4 endereços [https://tinyurl.com/ytnbc2qq] | ||
+ | :*Implementar em VHDL usando with-select e portas lógicas | ||
+ | :*Implementar a implementar em VHDL de um decodificador de 32 endereços | ||
+ | |||
+ | |||
+ | ;Encontro 31 e 32 (16 e 21 nov.) | ||
+ | *Demultiplexador de 1 para 4 [https://tinyurl.com/yrvmxgq7] | ||
+ | :*Implementar a implementar em VHDL | ||
+ | *Demultiplexador com enable. [https://tinyurl.com/yqnaz3sl] | ||
+ | :*Implementar a implementar em VHDL | ||
+ | ;NOTA: ''No dia 16 nov. ocorreram fortes chuvas na grande Florianópolis, e em virtude disso muitos alunos não puderam comparecer. As 8h50 faltou energia no campus e as aulas foram suspensas.'' | ||
+ | |||
+ | ;Encontro 33 (23 nov.) | ||
+ | *Comentários no código (duplo traço --) | ||
+ | -- Isso eh uma linha de comentario | ||
+ | y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b | ||
+ | *Representação de caracteres, strings e números em VHDL. No circuito, os caracteres são representados através de bits de acordo com a [https://www.lookuptables.com/text/ascii-table tabela ASCII] básica (00 a 7F). A definição dessa tabela é feita o pacote '''[[standard.vhd]]''' da biblioteca '''std'''. | ||
+ | :*Caracteres (entre aspas simples) | ||
+ | caracter: 'A' 'x' '#' (com aspas simples) | ||
+ | |||
+ | :*Palavras (entre aspas duplas), é definida no VHDL como um vetor de caracteres. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | type string is array (positive range <>) of character; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | string: "IFSC" "teste" "teste123" | ||
+ | |||
+ | :*Números em geral | ||
+ | elemento ("bit") único: '0' '1' 'Z' (entre aspas simples) | ||
+ | vetor de elementos ("bits"): "0110" "101001Z" (entre aspas duplas) | ||
+ | vetor de 1 elemento ("bit"): "0" "1" (entre aspas duplas) | ||
+ | inteiros: 5 1101 1102 (sem aspas) | ||
+ | |||
+ | :*Números binários: | ||
+ | 0 -> '0' | ||
+ | 7 (em base 2) -> "0111" ou b"0111" ou B"0111" | ||
+ | 1023 (em base 2) -> "001111111111" ou b"1111111111" ou B"1111111111" | ||
+ | |||
+ | :*Números octais: | ||
+ | 44 (em base 8) -> 5*8^1 + 4*8^0 -> O"54" ou o"54" | ||
+ | 1023 (em base 8)-> 1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777# | ||
+ | |||
+ | :*Números Hexadecimais: | ||
+ | 1023 (em base 16) -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF# | ||
+ | |||
+ | :*Números decimais: | ||
+ | 1023 -> 1023 ou 1_023 | ||
+ | 1000 -> 1000 ou 1_000 ou 1E3 ou 10#1000# | ||
+ | ::Cuidado ao usar o "_" pois algumas ferramentas não o reconhecem. | ||
+ | |||
+ | :*Números em outras bases (de 2 a 16) | ||
+ | 85 (em base 5) -> (3*5^2 + 2*5^1 + 0*5^0) -> 5#320# | ||
+ | 1539 (em base 3) -> (2*3^2+0*3^1+1*3^0)*3^4 -> 3#201#E4 | ||
+ | |||
+ | *Tipos de dados em VHDL. | ||
+ | :*Objetos de VHDL: '''CONSTANT''', '''SIGNAL''', '''VARIABLE''', '''FILE'''. | ||
+ | |||
+ | O objeto '''CONSTANT''' pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, PACKAGE_BODY, BLOCK, GENERATE, PROCESS, FUNCTION e PROCEDURE. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | |||
+ | constant <constant_name> : <type> := <constant_value>; | ||
+ | |||
+ | -- Declarações comuns de constantes | ||
+ | |||
+ | constant GND : std_logic := '0'; | ||
+ | constant VCC : std_logic := '1'; | ||
+ | constant SSD_0 : std_logic_vector(0 to 6) := "1111110"; | ||
+ | constant MAX : natural := 44; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | O objeto '''SIGNAL''' pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, BLOCK, GENERATE. Os sinais não podem ser declarados no código sequencial (PROCESS, FUNCTION e PROCEDURE), mas podem ser usados. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- Signal sem valor default | ||
+ | -- Para atribuir um valor a um signal use "<=" como operador. | ||
+ | |||
+ | signal <name> : <type>; | ||
+ | |||
+ | -- Signal com valor default | ||
+ | signal <name> : <type> := <default_value>; | ||
+ | |||
+ | -- Declarações comuns de signals | ||
+ | |||
+ | signal <name> : std_logic; | ||
+ | signal <name> : std_logic_vector(<msb_index> downto <lsb_index>); | ||
+ | signal <name> : integer; | ||
+ | signal <name> : integer range <low> to <high>; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | O objeto '''VARIABLE''' (variável) só pode ser declarada e usada dentro do escopo no código sequencial (PROCESS, FUNCTION e PROCEDURE). | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- Variables devem ser declarada em process ou subprogramas. | ||
+ | -- Para atribuir um valor a um variable use ":=" como operador. | ||
+ | |||
+ | -- Variable sem valor default. | ||
+ | variable <name> : <type>; | ||
+ | |||
+ | -- Variable com valor default. | ||
+ | variable <name> : <type> := <default_value>; | ||
+ | |||
+ | -- Declarações comuns de variables | ||
+ | variable <name> : std_logic; | ||
+ | variable <name> : std_logic_vector(<msb_index> downto <lsb_index>); | ||
+ | variable <name> : integer; | ||
+ | variable <name> : integer range <low> to <high>; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | :*Palavra chave '''OTHERS''' para formação de agregados | ||
+ | Exemplos de declaração de CONSTANT, SIGNAL, VARIABLE, inicializando o valor usando o agregados | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | CONSTANT a: BIT_VECTOR(5 DOWNTO 0) := (OTHERS => '0'); -- "000000" | ||
+ | |||
+ | CONSTANT b: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', OTHERS => '1'); -- "01111111" | ||
+ | CONSTANT c: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', 6 DOWNTO 0 => '1'); -- "01111111" | ||
+ | CONSTANT d: BIT_VECTOR(7 DOWNTO 0) := "01111111"; | ||
+ | |||
+ | SIGNAL e: STD_LOGIC_VECTOR(7 DOWNTO 0); -- Not initialized | ||
+ | SIGNAL f: STD_LOGIC_VECTOR(1 TO 8) := (2|3|8 => '1', 4 => 'Z', OTHERS => '0' ); -- "011Z0001" | ||
+ | |||
+ | VARIABLE g: BIT_VECTOR(1 TO 16); -- Not initialized | ||
+ | VARIABLE h: BIT_VECTOR(1 TO 16) := (1 TO 8 => '1', OTHERS => '0'); -- "1111111100000000" | ||
+ | |||
+ | </syntaxhighlight> | ||
+ | |||
+ | :: Ver pag. 31 a 35 de <ref name="PEDRONI2010b"/> | ||
+ | |||
+ | :* Bibliotecas padrão IEEE ('''[[Std logic 1164.vhd]]''', '''[[Numeric std.vhd]]'''). | ||
+ | ::* '''ATENÇÃO!!! Não use as bibliotecas que não são padrão (''std_logic_arith, std_logic_unsigned, std_logic_signed''''') | ||
+ | |||
+ | * Classificação dos tipos de dados. | ||
+ | |||
+ | A biblioteca [[standard.vhd]] define os tipos BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | package standard is | ||
+ | type boolean is (false,true); | ||
+ | type bit is ('0', '1'); | ||
+ | type severity_level is (note, warning, error, failure); | ||
+ | type integer is range -2147483647 to 2147483647; | ||
+ | type real is range -1.0E308 to 1.0E308; | ||
+ | type time is range -2147483648 to 2147483647 | ||
+ | units | ||
+ | fs; | ||
+ | ps = 1000 fs; | ||
+ | ns = 1000 ps; | ||
+ | us = 1000 ns; | ||
+ | ms = 1000 us; | ||
+ | sec = 1000 ms; | ||
+ | min = 60 sec; | ||
+ | hr = 60 min; | ||
+ | end units; | ||
+ | subtype natural is integer range 0 to integer'high; | ||
+ | subtype positive is integer range 1 to integer'high; | ||
+ | type string is array (positive range <>) of character; | ||
+ | type bit_vector is array (natural range <>) of bit; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | A biblioteca [[Std logic 1164.vhd]] define os tipos STD_(U)LOGIG, STD_(U)LOGIG_VECTOR. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | PACKAGE std_logic_1164 IS | ||
+ | TYPE std_ulogic IS ( 'U', -- Uninitialized | ||
+ | 'X', -- Forcing Unknown | ||
+ | '0', -- Forcing 0 | ||
+ | '1', -- Forcing 1 | ||
+ | 'Z', -- High Impedance | ||
+ | 'W', -- Weak Unknown | ||
+ | 'L', -- Weak 0 | ||
+ | 'H', -- Weak 1 | ||
+ | '-' -- Don't care | ||
+ | ); | ||
+ | TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic; | ||
+ | SUBTYPE std_logic IS resolved std_ulogic; | ||
+ | TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | A biblioteca [[Std logic 1164.vhd]] ainda define algumas funções importantes como a '''rising_edge''' que determina se um sinal está na borda de subida (usado em sinais de clock). | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | ------------------------------------------------------------------- | ||
+ | -- conversion functions | ||
+ | ------------------------------------------------------------------- | ||
+ | FUNCTION To_bit ( s : std_ulogic; xmap : BIT := '0') RETURN BIT; | ||
+ | FUNCTION To_bitvector ( s : std_logic_vector ; xmap : BIT := '0') RETURN BIT_VECTOR; | ||
+ | FUNCTION To_StdULogic ( b : BIT ) RETURN std_ulogic; | ||
+ | FUNCTION To_StdLogicVector ( b : BIT_VECTOR ) RETURN std_logic_vector; | ||
+ | |||
+ | ------------------------------------------------------------------- | ||
+ | -- edge detection | ||
+ | ------------------------------------------------------------------- | ||
+ | FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; | ||
+ | FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; | ||
+ | |||
+ | ------------------------------------------------------------------- | ||
+ | -- edge detection | ||
+ | ------------------------------------------------------------------- | ||
+ | FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS | ||
+ | -- altera built_in builtin_rising_edge | ||
+ | BEGIN | ||
+ | RETURN (s'EVENT AND (To_X01(s) = '1') AND | ||
+ | (To_X01(s'LAST_VALUE) = '0')); | ||
+ | END; | ||
+ | |||
+ | </syntaxhighlight> | ||
+ | A biblioteca [[Numeric std.vhd]] define os tipos UNSIGNED e SIGNED. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | package NUMERIC_STD is | ||
+ | type UNSIGNED is array (NATURAL range <>) of STD_LOGIC; | ||
+ | type SIGNED is array (NATURAL range <>) of STD_LOGIC; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | A biblioteca [[Numeric std.vhd]] ainda define os operadores (abs, "+", "-", "*", "/", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como: | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | --============================================================================ | ||
+ | -- RESIZE Functions | ||
+ | --============================================================================ | ||
+ | function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; | ||
+ | function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; | ||
+ | |||
+ | --============================================================================ | ||
+ | -- Conversion Functions | ||
+ | --============================================================================ | ||
+ | function TO_INTEGER (ARG: UNSIGNED) return NATURAL; | ||
+ | function TO_INTEGER (ARG: SIGNED) return INTEGER; | ||
+ | function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED; | ||
+ | function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED; | ||
+ | |||
+ | </syntaxhighlight> | ||
+ | |||
+ | :: Ver pag. 73 a 78 de <ref name="PEDRONI2010b"/> | ||
+ | |||
+ | :* Resumo dos Tipos predefinidos. | ||
+ | {| class="wikitable sortable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" | ||
+ | ! scope="col" width=15% align="left"| Tipo de Dado | ||
+ | ! scope="col" width=10% align="left"| Package | ||
+ | ! scope="col" width=7% align="left"| Library | ||
+ | ! scope="col" width=50% align="left"| Valores | ||
+ | ! scope="col" width=15% align="left"| Observações | ||
+ | |- | ||
+ | | BOOLEAN || standard || std || TRUE e FALSE || sintetizável | ||
+ | |- | ||
+ | | BIT || standard || std || valores '0', '1' || sintetizável | ||
+ | |- | ||
+ | | INTEGER || standard || std || números inteiros de 32 bits [de -2^31-1 até + (2^31 - 1)] || sintetizável | ||
+ | |- | ||
+ | | NATURAL || standard || std || números inteiros não negativos [de 0 até + (2^31 - 1)] || sintetizável | ||
+ | |- | ||
+ | | POSITIVE || standard || std || números inteiros positivos [de 1 até + (2^31 - 1)] || sintetizável | ||
+ | |- | ||
+ | | BOOLEAN_VECTOR || standard (2008) || std || vetor de BOOLEAN || sintetizável | ||
+ | |- | ||
+ | | BIT_VECTOR || standard || std || vetor de BIT || sintetizável | ||
+ | |- | ||
+ | | INTEGER_VECTOR || standard (2008) || std || vetor de INTEGER || sintetizável | ||
+ | |- | ||
+ | | REAL || standard || std || números reais [de -1.0E-38 até + 1.0E38] || simulação | ||
+ | |- | ||
+ | | CHARACTER || standard || std || caracteres ASCII || | ||
+ | |- | ||
+ | | STRING || standard || std || vetor de CHARACTER || | ||
+ | |} | ||
+ | |||
+ | {| class="wikitable sortable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" | ||
+ | ! scope="col" width=15% align="left"| Tipo de Dado | ||
+ | ! scope="col" width=10% align="left"| Package | ||
+ | ! scope="col" width=7% align="left"| Library | ||
+ | ! scope="col" width=50% align="left"| Valores | ||
+ | ! scope="col" width=15% align="left"| Observações | ||
+ | |- | ||
+ | | STD_LOGIC || std_logic_1164 || ieee || valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' || sintetizável | ||
+ | |- | ||
+ | | STD_LOGIC_VECTOR || std_logic_1164 || ieee || vetor de STD_LOGIC || sintetizável | ||
+ | |- | ||
+ | | SIGNED || numeric_std || ieee || STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal|| sintetizável | ||
+ | |- | ||
+ | | UNSIGNED || numeric_std || ieee || STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal || sintetizável | ||
+ | |- | ||
+ | | SIGNED || numeric_bit || ieee || BIT_VECTOR que aceitam operações aritméticas com sinal || sintetizável | ||
+ | |- | ||
+ | | UNSIGNED || numeric_bit || ieee || BIT_VECTOR que aceitam operações aritméticas sem sinal || sintetizável | ||
+ | |- | ||
+ | | SIGNED || std_logic_arith || ieee || STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal || sintetizável (não é padrão, não utilizar) | ||
+ | |- | ||
+ | | UNSIGNED || std_logic_arith || ieee || STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal || sintetizável (não é padrão, não utilizar) | ||
+ | |- | ||
+ | | UFIXED || fixed_pkg + (2008) || ieee || números de ponto fixo sem sinal|| sintetizável | ||
+ | |- | ||
+ | | SFIXED || fixed_pkg + (2008) || ieee || números de ponto fixo com sinal|| sintetizável | ||
+ | |- | ||
+ | | FLOAT || float_pkg + (2008) || ieee || Números de ponto flutuante || sintetizável | ||
+ | |} | ||
+ | |||
+ | * Exemplo: Buffer Tri-state | ||
+ | :*Ver como funciona em [https://tinyurl.com/ym77x4af] | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | library ieee; | ||
+ | use ieee.std_logic_1164.all; | ||
+ | |||
+ | entity tri_state is | ||
+ | generic (N: NATURAL := 1); | ||
+ | port | ||
+ | ( | ||
+ | input : in std_logic_vector(N-1 downto 0); | ||
+ | ena : in std_logic; | ||
+ | output : out std_logic_vector(N-1 downto 0); | ||
+ | ); | ||
+ | end entity; | ||
+ | |||
+ | architecture tri_state of tri_state is | ||
+ | begin | ||
+ | output <= input when ena = '1' else "Z"; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | :: '''Importante''': O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O. | ||
+ | ;Curiosidade: Existem circuitos comerciais que implementam essa função three-state [https://www.ti.com/lit/ds/symlink/sn74lvc16244a-q1.pdf?ts=1681232207751&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FSN74LVC16244A-Q1 16 buffers], [https://www.ti.com/lit/ds/symlink/sn74lv244a-ep.pdf?ts=1681237777688&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FSN74LV244A-EP 8 buffers], [https://www.ti.com/lit/ds/symlink/sn74auc1g126.pdf?ts=1681222704977&ref_url=https%253A%252F%252Fwww.google.com%252F 1 buffer]. Porque não utilizar um CPLD ou FPGA em seu lugar? | ||
+ | |||
+ | ;Exemplo de aplicação: | ||
+ | *Demultiplexador com saída em 3-state. [https://tinyurl.com/2x4b5r5c] | ||
+ | :*Baseado no Demultiplexador com enable, implemente ele com 3-state. Se o circuito não estiver habilitado, as saídas devem ficar em 3-state. | ||
+ | :*Para implementar em VHDL será necessário utilizar o tipo de dado '''std_logic''' ou '''std_logic_vector''' | ||
+ | --> | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | ===Unidade 6 - Circuitos aritméticos (com VHDL) === | ||
+ | * 5 ENCONTROS | ||
+ | {{collapse top | expand=true | Unidade 6 - Circuitos aritméticos (com VHDL)}} | ||
+ | <!-- | ||
+ | ;Encontro 34 (28 nov.) | ||
+ | *Circuitos aritméticos: somadores, incrementador, decrementador, complemento de dois, multiplicador, comparadores | ||
+ | :* Somador completo [https://tinyurl.com/yqkt49kl] | ||
+ | :* Somador de 4 bits [https://tinyurl.com/yucqnkwz] | ||
+ | :* Prova que [https://www.wolframalpha.com/input?i=a+and+b+or+a+and+c+or+b+and+c (a and b) or (a and c) or (b and c)] = [https://www.wolframalpha.com/input?i=a+and+b+or+%28a+xor+b%29+and+c (a and b) or ((a xor b) and c)] | ||
+ | |||
+ | ;Encontro 35 (30 nov.) | ||
+ | *Ver slides [https://moodle.ifsc.edu.br/pluginfile.php/291703/mod_resource/content/1/Pedroni_Cap_12_Circuitos_combinacionais_Aritmeticos.pdf] | ||
+ | *Ver pag. XXX a XXX de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref> | ||
+ | |||
+ | ;Encontro 36 (05 dez.) | ||
+ | *Usando o tipo '''integer''' | ||
+ | Para implementar circuitos aritméticos, ao invés de se descrever o circuito com portas lógicas conforme mostrado para somadores, subtratores, comparadores e multiplicadores, deve-se utilizar os operadores aritméticos, e o compilador realizará a escolha do melhor circuito para cada caso. Inicialmente apresentamos alguns exemplos utilizando dados do tipo '''integer'''. | ||
+ | |||
+ | Para o uso do tipo integer, se não houver limitação da faixa de valores, o compilador entenderá que os sinais devem ter 32 bits, o que gera circuitos muito maiores que normalmente necessário. Assim, ao usar as entradas e saidas como integer sem range, o diagrama RTL mostrará que o circuito foi construido com 32 bits [31..0]. Nos dispositivos da familia Cyclone IV E serão utilizados 32 elementos lógicos para tal circuito. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity somador is | ||
+ | port ( | ||
+ | a, b : in integer; | ||
+ | s : out integer; | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc of somador is | ||
+ | begin | ||
+ | s <= a + b; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | {{fig|4.1|Código RTL do somador com tipo integer sem range| RTL_somadorv1.png| 300 px |}} | ||
+ | {{fig|4.2|Technology Map do somador com tipo integer sem range| TM_somadorv1.png| 1000 px |}} | ||
+ | Por isso, o uso correto do tipo integer, exige que se limite a faixa de valores ('''range 0 to 15'''), o que fará com que o compilador atribua para os sinais a quantidade correta de bits, gerando circuitos de tamanho adequado. | ||
+ | |||
+ | Assim, ao usar as entradas e saidas como integer com range 0 to 15, o diagrama RTL mostrará que o circuito foi construido com 4 bits [3..0]. Nos dispositivos da familia Cyclone IV E serão utilizados 4 elementos lógicos para tal circuito. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity somador is | ||
+ | port ( | ||
+ | a, b : in integer range 0 to 15; | ||
+ | s : out integer range 0 to 15); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc of somador is | ||
+ | begin | ||
+ | s <= a + b; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | {{fig|4.3|Código RTL do somador com tipo integer com range| RTL_somadorv2.png| 300 px |}} | ||
+ | {{fig|4.4|Technology Map do somador com tipo integer com range| TM_somadorv2.png| 600 px |}} | ||
+ | |||
+ | Para fazer uma subtração, basta trocar o operador "+" pelo "-", e o compilador irá implementar um subtrator realizando o complemento 2 da entrada b. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity subtrator is | ||
+ | port ( | ||
+ | a, b : in integer range 0 to 15; | ||
+ | s : out integer range 0 to 15); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc of subtrator is | ||
+ | begin | ||
+ | s <= a - b; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{fig|4.5|Código RTL do subtrator com tipo integer com range| RTL_subtratorv1.png| 300 px |}} | ||
+ | Note nesta figura que as entradas b[3..0] são conectadas ao B[4..1] do somador, e que o B[0] é conectado ao Vcc ("1"). O mesmo ocorre com a entrada A. Ao mesmo tempo a entrada b é invertida, gerando assim o complemento de dois dessa entrada. Assim para realizar uma subtração pode ser utilizado o mesmo circuito do somador. | ||
+ | |||
+ | Para fazer uma multiplicação, basta usar o operador "*"e o compilador irá implementar um multiplicador. Neste caso para evitar o overflow é importante definir o range da saída com um tamanho suficiente para comportar o maior produto | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity multiplicador is | ||
+ | port ( | ||
+ | a, b : in integer range 0 to 15; | ||
+ | s : out integer range 0 to 15*15); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc of multiplicador is | ||
+ | begin | ||
+ | s <= a * b; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{fig|4.6|Código RTL do multiplicador com tipo integer com range| RTL_multiplicadorv1.png| 300 px |}} | ||
+ | Note que esse circuito no Cyclone IV E necessita de 31 elementos lógicos, e no caso em que multiplicador tem entradas com 4 bits [3..0], a saída terá 8 bits [7..0] | ||
+ | Caso a saída não tenha a quantidade suficiente de bits, haverá ''overflow'' e a resultado poderá estar incorreto. | ||
+ | |||
+ | Caso se esqueça de limitar o range dos sinais de entrada, o compilador novamente assumirá que devem ser usada a faixa inteira dos inteiros (32 bis). | ||
+ | {{fig|4.7|Código RTL do multiplicador com tipo integer sem range| RTL_multiplicadorv2.png| 300 px |}} | ||
+ | Note que esse circuito no Cyclone IV E aparentemente utiliza apenas 28 elementos lógicos, mas é importante observar que ele utiliza 6 dispositivo DSP (multiplicador de bits), os quais estão disponíveis dentro do FPGA. Se desativar o uso dos multiplicadores internos, forçando o uso dos elementos lógicos o total de elementos lógicos passará para 592, mostrando o desperdício de hardware que pode ocorrer. | ||
+ | Para forçar o uso de elementos lógicos no lugar dos DSP realize a seguinte sequencia: '''Assignments > Settings > Compiler Settings > [Advanced Settings (Synthesis)] > Filter = DSP > DSP Block Balancing = Logic Elements > [OK]''' | ||
+ | |||
+ | {{collapse top | Detalhando a sequencia}} | ||
+ | *No menu, vá para "'''Assignments'''" e depois escolha "'''Settings'''". | ||
+ | *Na janela "Settings", clique em "'''Compiler Settings'''". Em seguida, clique em "'''Advanced Settings (Synthesis)'''". | ||
+ | *Digite em '''Filter = DSP''' e na opção "'''DSP Block Balancing'''" configure com "'''Logic Elements'''" para forçar o uso dos elementos lógicos no lugar dos DSPs. | ||
+ | *Depois clique em "'''OK'''" para aplicar as alterações. | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | Para fazer uma divisão, basta usar o operador "/" e o compilador irá implementar um divisor inteiro. O tamanho do quociente deve ser igual ao dividendo. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity divisor is | ||
+ | port ( | ||
+ | dividendo : in integer range 0 to 15; | ||
+ | divisor : in integer range 0 to 3; | ||
+ | quociente : out integer range 0 to 15; | ||
+ | resto : out integer range 0 to 3 | ||
+ | ); | ||
+ | |||
+ | end entity; | ||
+ | |||
+ | architecture ifsc of divisor is | ||
+ | begin | ||
+ | quociente <= dividendo / divisor; | ||
+ | resto <= dividendo rem divisor; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{fig|4.8|Código RTL do divisor com tipo integer com range| RTL_divisorv1.png| 300 px |}} | ||
+ | |||
+ | Multiplicações e divisões por potências de 2 (2, 4, 8, 16, ... $2^N$) não necessitam de nenhum elemento lógico pois podem ser implementados pelo simples deslocamento dos signais. | ||
+ | |||
+ | {{fig|4.8|Código RTL do multiplicador por 4| RTL_multiplicador4.png| 300 px |}} | ||
+ | |||
+ | {{fig|4.9|Código RTL do divisor por 2| RTL_divisor2.png| 300 px |}} | ||
+ | |||
+ | Multiplicações por constantes não precisam utilizar os multiplicadores, e são implementadas através de simples deslocamentos de sinais e somas. Assim multiplicar por 10 corresponde a multiplicar por 2 somar com a multiplicação por 8. | ||
+ | |||
+ | {{fig|4.10|Código RTL do multiplicador por 10| RTL_multiplicador10.png| 300 px |}} | ||
+ | |||
+ | ;Encontro 37 (07 dez.) | ||
+ | *A biblioteca [[Numeric std.vhd]] define os tipos UNSIGNED e SIGNED. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | package NUMERIC_STD is | ||
+ | type UNSIGNED is array (NATURAL range <>) of STD_LOGIC; | ||
+ | type SIGNED is array (NATURAL range <>) of STD_LOGIC; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | A biblioteca [[Numeric std.vhd]] ainda define os operadores (abs, "+", "-", "*", "/", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como: | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | --============================================================================ | ||
+ | -- RESIZE Functions | ||
+ | --============================================================================ | ||
+ | function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; | ||
+ | function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; | ||
+ | |||
+ | --============================================================================ | ||
+ | -- Conversion Functions | ||
+ | --============================================================================ | ||
+ | function TO_INTEGER (ARG: UNSIGNED) return NATURAL; | ||
+ | function TO_INTEGER (ARG: SIGNED) return INTEGER; | ||
+ | function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED; | ||
+ | function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED; | ||
+ | |||
+ | </syntaxhighlight> | ||
+ | :: Ver pag. 73 a 78 de <ref name="PEDRONI2010b"/> | ||
+ | |||
+ | [[Arquivo:SumaryOfNumeric_std.gif]] | ||
+ | |||
+ | [[Arquivo:Numeric_stdConvertions.gif]] | ||
+ | |||
+ | FONTE: http://www.doulos.com/knowhow/vhdl_designers_guide/numeric_std/ | ||
+ | |||
+ | <center> | ||
+ | {{Mensagem | ||
+ | |indent = | ||
+ | |title= | ||
+ | |equation = <big> Ler e guardar a página sobre [[Aritmética com vetores em VDHL]] </big> | ||
+ | |cellpadding= 6 | ||
+ | |border | ||
+ | |border colour = #0073CF | ||
+ | |background colour=#F5FFFA}} | ||
+ | </center> | ||
+ | |||
+ | ;Exemplo 1: | ||
+ | |||
+ | Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 4 vagas. A entrada '''x(n)''' está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída '''y''' estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. | ||
+ | |||
+ | Para fazer este circuito, podemos testar cada posição da entrada x e verificar se alguma delas está com '0', e neste caso mudar a saída para '1', caso contrário a saída será '0'. | ||
+ | Conforme veremos a seguir, é possível realizar diversas descrições em VHDL para esse circuito. | ||
+ | |||
+ | ;Solução 1: | ||
+ | Testar cada uma das entradas x e verificar se há alguma delas com '0', então indicar que a saída é '1', senão a saída será '0'. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | library ieee; | ||
+ | use ieee.std_logic_1164.all; | ||
+ | entity vagas is | ||
+ | generic (N : natural := 4 ); | ||
+ | |||
+ | port ( | ||
+ | x : in std_logic_vector (N-1 downto 0); | ||
+ | y : out std_logic | ||
+ | ); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc_v1 of vagas is | ||
+ | begin | ||
+ | -- usando when-else | ||
+ | y <= '1' when x(0) = '0' else | ||
+ | '1' when x(1) = '0' else | ||
+ | '1' when x(2) = '0' else | ||
+ | '1' when x(3) = '0' else | ||
+ | '0'; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{fig|4.12| RTL do indicador de vagas com when-else| RTLvagas4.png | 800 px |}} | ||
+ | |||
+ | {{fig|4.13| Technology Map do indicador de vagas | TMvagas4.png | 800 px |}} | ||
+ | |||
+ | Note neste ''Technology Map'' que para implementar esse circuito, o compilador deduziu que basta inverter as entradas X e realizar a operação OR sobre elas para determinar se tem ou não vagas. | ||
+ | |||
+ | Fazendo a simulação do circuito podemos perceber que ele está funcionando, pois a saída y está em '1' sempre quando existe alguma vaga x(i) = '0'. A única situação em que a saída y está em '0' é quando todas as entradas estão em '1' (todas vagas ocupadas). | ||
+ | {{fig|4.14| Simulação do indicador de vagas | vagas9.png | 800 px |}} | ||
+ | |||
+ | ;Solução 2: | ||
+ | Realizar uma operação ou sobre todas as entradas x invertidas. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | architecture ifsc_v2 of vagas is | ||
+ | begin | ||
+ | -- usando or e not | ||
+ | y <= (not x(0)) or (not x(1)) or (not x(2)) or (not x(3)); | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{fig|4.15| RTL do indicador de vagas com portas NOT e OR| RTLvagas_or.png | 800 px |}} | ||
+ | |||
+ | Note que o ''Technology Map'' e a simulação produzem o mesmo resultado, apesar da descrição do hardware ser complemente diferente. | ||
+ | |||
+ | Tanto na solução 1 como na 2, se tivermos mais vagas para verificar, será necessário alterar a descrição. Então para realizar uma descrição que seja genérica é necessário transformar essas soluções ou encontrar outras. | ||
+ | |||
+ | ;Solução 3: | ||
+ | Realizar uma operação ou sobre todas as entradas x invertidas. Para tornar genérico o código use o '''for generate''' para fazer a operação de NOT e OR sobre as entradas. A seguir é apresentado o esboço da ideia, e fica por conta do estudante implementar essa solução. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | architecture ifsc_v3 of vagas is | ||
+ | signal tmp : std_logic_vector(N downto 0); | ||
+ | begin | ||
+ | tmp(0) <= '0'; -- inicializar tmp(0) com 0, pois nao afeta o resultado do OR. | ||
+ | -- use o for-generate para implementar de forma generica as seguintes linhas: | ||
+ | -- tmp(1) <= tmp(0) or (not x(0)); -- retorna 0 OR (not x0) => (not x0) | ||
+ | -- tmp(2) <= tmp(1) or (not x(1)); -- retorna (not x0) OR (not x1) | ||
+ | -- tmp(3) <= tmp(2) or (not x(2)); -- retorna (not x0) OR (not x1) OR (not x2) | ||
+ | -- | ||
+ | -- tmp(i+1) <= tmp(i) or (not x(i)); | ||
+ | -- ... | ||
+ | -- tmp(N) <= tmp(N-1) or (not x(N-1)); -- retorna (not x0) OR (not x1) ... OR (not xN) | ||
+ | |||
+ | |||
+ | y <= tmp(N); -- tmp(N) tem o resultado, precisa ser enviado para a saida y. | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | :* Tipos de dados: SIGNED e UNSIGNED | ||
+ | |||
+ | :* Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER | ||
+ | |||
+ | {{collapse top | expand=true| Código Multiplicador}} | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | --LIBRARY ieee; | ||
+ | --USE ieee.numeric_std.all; | ||
+ | --USE ieee.std_logic_1164.all; | ||
+ | |||
+ | ENTITY multiplicador4x4 IS | ||
+ | |||
+ | -- multiplicador usando INTEGER (positivos) | ||
+ | -- PORT (a, b: IN INTEGER RANGE 0 TO 15; -- min(a) = 0; max(a) = 15 -> 4 bits | ||
+ | -- y: OUT INTEGER RANGE 0 TO 225); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits | ||
+ | |||
+ | -- multiplicador usando INTEGER (positivos e negativos) | ||
+ | -- PORT (a, b: IN INTEGER RANGE -8 TO 7; -- min(a) = -8; max(a) = 7 -> 4 bits | ||
+ | -- y: OUT INTEGER RANGE -56 TO 64); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits | ||
+ | |||
+ | -- multiplicador usando UNSIGNED | ||
+ | -- PORT (a, b: IN UNSIGNED(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits | ||
+ | -- y: OUT UNSIGNED(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits | ||
+ | |||
+ | -- multiplicador usando SIGNED | ||
+ | -- PORT (a, b: IN SIGNED(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits | ||
+ | -- y: OUT SIGNED(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits | ||
+ | |||
+ | |||
+ | -- multiplicador usando STD_LOGIC_VECTOR | ||
+ | -- PORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits | ||
+ | -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits | ||
+ | |||
+ | -- multiplicador usando STD_LOGIC_VECTOR | ||
+ | -- PORT (a, b: STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits | ||
+ | -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits | ||
+ | |||
+ | |||
+ | END ENTITY; | ||
+ | |||
+ | ARCHITECTURE v1 OF multiplicador4x4 IS | ||
+ | BEGIN | ||
+ | y <= a * b; | ||
+ | END ARCHITECTURE; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | *Observar o número de elementos lógicos, bits usados para representar as entradas e saídas. | ||
+ | *Observar o código RTL obtido. | ||
+ | *Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. | ||
+ | *Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. | ||
+ | *Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR | ||
+ | *Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR | ||
+ | |||
+ | :: Ver pag. 39 a 54 de <ref name="PEDRONI2010b"/> | ||
+ | ;Encontro 38 (12 dez.) | ||
+ | * Exercícios da Unidades 4 e 5 | ||
+ | --> | ||
{{collapse bottom}} | {{collapse bottom}} | ||
+ | <!-- | ||
+ | ;Encontro 39 (14 dez.) | ||
+ | *Avaliação A2 (Unidades 4 e 5). | ||
+ | |||
+ | ;Encontro 40 (19 dez.) | ||
+ | *Avaliação REC1 e REC2 (Unidades 1 a 5). | ||
+ | --> | ||
==Avaliações== | ==Avaliações== | ||
Durante o semestre serão realizadas 4 avaliações. As avaliações devem ser enviadas pela plataforma Moodle com os arquivos solicitados. | Durante o semestre serão realizadas 4 avaliações. As avaliações devem ser enviadas pela plataforma Moodle com os arquivos solicitados. | ||
;Data das avaliações: | ;Data das avaliações: | ||
− | *A1 - : | + | *A1 - : 05/03 - 1ª parte A1a (3 pontos) (Sistema de Numeração e códigos); |
− | *A2 - : | + | *A2 - : |
− | + | *R - Recuperação de A1 a A2 : | |
− | |||
− | |||
− | *R - Recuperação de A1 a | ||
== Atividade relâmpago (AR) == | == Atividade relâmpago (AR) == | ||
Linha 1 200: | Linha 2 659: | ||
== Atividade extra-classe (AE) == | == Atividade extra-classe (AE) == | ||
A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Para os BÔNUS só serão considerados projetos entregues no prazo. | A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Para os BÔNUS só serão considerados projetos entregues no prazo. | ||
+ | |||
+ | |||
+ | Objetivos | ||
+ | Projetar um circuito digital que realize a conversão de uma entrada BCD para um saída de um mostrador de 7 segmentos. | ||
+ | Descrever através de uma tabela verdade o funcionamento de um circuito. | ||
+ | Usar a técnica do mapa de Karnaugh para minimizar a função lógica de cada saída. | ||
+ | |||
+ | ===AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos=== | ||
+ | {{collapse top | bg=lightyellow | AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos}} | ||
+ | ;Objetivos: | ||
+ | * Conhecer o mostrador (diplay) de 7 segmento | ||
+ | * Projetar um circuito digital que realize a conversão de uma entrada binária de 4 bits para uma saída de um mostrador de 7 segmentos. | ||
+ | * Descrever o funcionamento de um circuito através de uma tabela verdade. | ||
+ | * Usar a técnica do mapa de Karnaugh para minimizar a função lógica de cada uma das saídas. | ||
+ | |||
+ | ;Atividades: | ||
+ | *Veja como funciona o [[Display de 7 segmentos]]. | ||
+ | *Nesta atividade os estudantes devem projetar um conversor de binário para mostrador de 7 segmentos. Considere que na entrada são possíveis apenas os valores 0, 1, 2, ... 8, 9. | ||
+ | *Apesar de uma entrada binária de 4 bits poder receber os valores 1010 (dez), 1011 (onze), ... 1111 (quinze), pode considerar que elas não acontecem por restrição dos dados de entrada. Por isso, cada estudante tem a liberdade de definir como o mostrador se comportará nesta situação. | ||
+ | |||
+ | ;Entregas: | ||
+ | *O projeto todo deverá se realizado manuscrito, devendo as folhas ter a identificação do nome completo do estudante e estar grampeadas. *Deverão ser apresentados no mínimo: | ||
+ | :1) A tabela verdade completa indicando para as entradas de 0 a 9 quais são os valores das saídas (segmentos) a, b, c, d, e, f, g. | ||
+ | :2) Para cada saída mostre o mapa de Karnough e a indicação dos agrupamentos de bits obtidos, e o respectiva produto (implicante). | ||
+ | :3) Para cada saída deve ser apresentada a expressão lógica minimizada e também o circuito lógico obtido. | ||
+ | *A entrega será feita pessoalmente para o professor no prazo indicado no Moodle. | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | ===AE2 - Conhecendo os dispositivos lógicos programáveis=== | ||
+ | {{collapse top | expand=true| bg=lightyellow | AE2 - Conhecendo os dispositivos lógicos programáveis}} | ||
+ | ;Objetivos: | ||
+ | *Conhecer o Quartus Prime e as características dos dispositivos lógicos programáveis | ||
+ | *Analisar os tempos de propagação em um circuito combinacional | ||
+ | *Alterar configurações do compilador | ||
+ | *Fazer a simulação funcional de um circuito combinacional. | ||
+ | |||
+ | ;Atividades: | ||
+ | *'''PASSO 1:''' Realize a atividade descrita em [[Conhecendo os dispositivos lógicos programáveis - QUARTUS PRIME]] | ||
+ | :*Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família '''Max II'''. Anote o código desse dispositivo. | ||
+ | :*Capture as telas solicitadas e depois utilize-as no relatório da atividade. | ||
+ | :*Anote o tempo utilizado para cada uma das etapas do processo de compilação. | ||
+ | :*Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. | ||
+ | :*Anote algum erro ('''Error''') ou alertas ('''Warnings''') que o Quartus II indicar no painel de mensagens '''[Messages]''' | ||
+ | :*Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) | ||
+ | |||
+ | *'''PASSO 2''': Repita a atividade descrita em [[Conhecendo os dispositivos lógicos programáveis - QUARTUS PRIME]], trocando a família e dispositivo a ser usado na implementação. Escolha nesta vez um dispositivos da família '''Cyclone IV E''' ou '''Stratix II GX'''. Anote o código desse dispositivo. | ||
+ | :*Observe as mudanças que ocorrem tanto no tipo de Elemento Lógico disponível, no Chip Planner, no Pin Planner, e no circuito dos pinos de I/O. Note que estes FPGAs também apresenta novos componentes, tais como: Memória, Multiplicadores, DSP, PLL, DLL, etc. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documente aqueles que encontrar. | ||
+ | :*Compare os resultados obtidos nos procedimentos do PASSO 1 e PASSO 2. | ||
+ | |||
+ | *'''PASSO 3''': Realize o procedimento descrito em [[Medição de tempos de propagação em circuitos combinacionais - Quartus Prime]] | ||
+ | :*Ao escolher a família de FPGAS, escolha um dispositivo FPGA da família '''Cyclone IV E'''. Anote o código desse dispositivo. | ||
+ | :*Se você está com o código da '''AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos''' escrito, use este código no lugar do código do '''cálculo da distância de Hamming''' | ||
+ | :*Capture as telas mostradas no roteiro e depois utilize-as no relatório da atividade. | ||
+ | :*Anote o máximo tempo de propagação entre entrada e saída. | ||
+ | :*Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. | ||
+ | :*Experimente modificar as configurações do compilador, conforme mostrado em '''Configurando o compilador'''. Se desejar mude a semente inicial trocando o valor de '''[Seed: 1]''' | ||
+ | :*Experimente inserir diferentes restrições de atraso máximo para o compilador, e analise o resultado obtido. | ||
+ | :*Anote algum erro ('''Error''') ou alertas ('''Warnings''') que o Quartus II indicar no painel de mensagens '''[Messages]''' | ||
+ | :*Ao final salve o projeto em um arquivo QAR (sugestão PJ2.QAR) | ||
+ | |||
+ | *'''PASSO 4''': Realize a simulação funcional de um dos projetos '''CI74161''' ou do '''cálculo da distância de Hamming''' ou '''conversor de binário para mostrador de 7 segmentos''' | ||
+ | :*Capture as telas que mostram o circuito funcionando e depois utilize-as no relatório da atividade. | ||
+ | |||
+ | ;Entregas: | ||
+ | #Envie um arquivo QAR contendo todos os arquivos necessário para compilar cada um dos projetos. | ||
+ | #Envie um relatório em PDF, incluindo as imagens capturadas (inclua um título para cada figura) e escreva para cada imagem um texto comentando o que representa. O relatório também deve ter a identificação (autor, título, data) uma breve introdução e uma conclusão. A descrição dos procedimentos feita na página wiki não precisa incluída no relatório. | ||
+ | #Use preferencialmente o [[Uso_do_Overleaf | Overleaf]] para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. | ||
+ | #A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega. | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | ===AE3 - Programação do kit Mercurio IV=== | ||
+ | {{collapse top | expand=true | bg=lightyellow | AE3 - Programação do kit Mercurio IV}} | ||
+ | ;Objetivos: | ||
+ | * Apreender como programar um FPGA usando um kit de desenvolvimento | ||
+ | * Baseado na '''AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos''', implementar o projeto em VHDL. | ||
+ | * Descrever um circuito que você projetou em VHDL, implentá-lo e testá-lo. | ||
+ | * Fazer as adaptações necessárias para que o circuito projetado funcione no kit escolhido | ||
+ | * Testar o circuito, e anotar os resultados. | ||
+ | |||
+ | ;Procedimento de laboratório: | ||
+ | ;Passo 1 - Descrevendo o hardware e fazendo a Análise e Síntese: | ||
+ | *Abra o projeto do '''conversor de binário para mostrador de 7 segmentos''' (já simulado em aula anterior) | ||
+ | *Fazer a análise e síntese e corrigir eventuais erros. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | -- A bibliteca std e o pacote standard são autodeclarados, então as linhas abaixo podem ser comentadas com "--" | ||
+ | --library std; | ||
+ | --use std.standard.all; | ||
+ | |||
+ | entity BCD2SSD is | ||
+ | port ( | ||
+ | -- Entradas ABCD do circuito | ||
+ | eA, eB, eC, eD: in bit; | ||
+ | -- Saidas para os leds do mostrador de 7 segmentos. Note que o nome a, b, .. g foi mudado para ssd_a, ssd_b, ... ssd_g pois o VHDL é insensível a caixa | ||
+ | ssd_a, ssd_b, ssd_c, ssd_d, ssd_e, ssd_f, ssd_g : out bit | ||
+ | ); | ||
+ | end entity; | ||
+ | |||
+ | architecture ifsc_v1 of BCD2SSD is | ||
+ | begin | ||
+ | -- descreva a expressão lógica obtida para cada uma das saídas; | ||
+ | -- Por exemplo: se for a = A + C + (B'.D') + (B.D) | ||
+ | ssd_a <= eA or eC or (not eB and not eD) or (eB and eD); | ||
+ | |||
+ | ssd_g <= ; | ||
+ | end architecture; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | ;Passo 2 - Configurando o dispositivo e os pinos a serem utilizados: | ||
+ | Veja os detalhes em [[Preparando para gravar o circuito lógico no FPGA]]. Após escolher o kit a ser usado no projeto, é necessário informar ao Quartus II a família e o dispositivo (device) que será utilizado | ||
+ | *para DE2-115 '''{Assignments > Device... > Device family (Family: [Cyclone IV E], Name filter: [EP4CE115F29C7] ) > [OK]}''' | ||
+ | *para MERCÚRIO IV '''{Assignments > Device... > Device family (Family: [Cyclone IV E], Name filter: [EP4CE30F23C7] ) > [OK]}''' | ||
+ | |||
+ | Para evitar que saídas de circuitos da placa sejam ligadas ao terra através do FPGA, defina como alta impedância o estado dos pinos não utilizados no projeto. | ||
+ | *'''{Assignments > Device... > Device and Pin Options... > Category: Unused Pins > Reserve all unused pins: [As input tri-stated] > [OK] > [OK]}''' | ||
+ | |||
+ | Atribua os pinos conforme a necessidade do projeto. | ||
+ | * Uso do Pin Planner '''{Assignments > Pin Planner}''' no modo tabela. Digite o número do pino na coluna {Location}. Apenas posições válidas são aceitas. | ||
+ | |||
+ | *Abra a página com o resumo da pinagem do kit [[Pinagem dos dispositivos de entrada e saída do kit MERCURIO IV]]. Observe a tabela com a pinagem das chaves disponíveis neste kit. | ||
+ | {| class="wikitable" style="vertical-align:middle; background-color:#FFF; color:#222;" | ||
+ | |- style="font-weight:bold;" | ||
+ | ! Signal | ||
+ | ! Name FPGA | ||
+ | ! Pin No. Description | ||
+ | ! I/O Standard | ||
+ | |- | ||
+ | | SW[0] || PIN_Y22 || Chave tipo Slide Switch 0 || 3.3V | ||
+ | |- | ||
+ | | SW[1] || PIN_W21 || Chave tipo Slide Switch 1 || 3.3V | ||
+ | |- | ||
+ | | SW[2] || PIN_W22 || Chave tipo Slide Switch 2 || 3.3V | ||
+ | |- | ||
+ | | SW[3] || PIN_V21 || Chave tipo Slide Switch 3 || 3.3V | ||
+ | |} | ||
+ | * Configurar como entrada os seguintes pinos: | ||
+ | eA V21 | ||
+ | eB W22 | ||
+ | eC W21 | ||
+ | eD Y22 | ||
+ | *Observe a tabela com a pinagem dos display (mostrador de sete segmentos) disponíveis neste kit. | ||
+ | {| class="wikitable" style="vertical-align:middle; background-color:#FFF; color:#222;" | ||
+ | |- style="font-weight:bold;" | ||
+ | ! Signal | ||
+ | ! Name FPGA | ||
+ | ! Pin No. Description | ||
+ | ! I/O Standard | ||
+ | |- | ||
+ | | DISP0_D[0] || PIN_V2 || Segmento A - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[1] || PIN_V1 || Segmento B - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[2] || PIN_U2 || Segmento C - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[3] || PIN_U1 || Segmento D - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[4] || PIN_Y2 || Segmento E - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[5] || PIN_Y1 || Segmento F - Display 0 || 3.3V | ||
+ | |- | ||
+ | | DISP0_D[6] || PIN_W2 || Segmento G - Display 0 || 3.3V | ||
+ | |} | ||
+ | |||
+ | * Configure como saída do FPGA os seguintes pinos: | ||
+ | ssd_a V2 | ||
+ | ssd_b V1 | ||
+ | ssd_c U2 | ||
+ | ssd_d U1 | ||
+ | ssd_e Y2 | ||
+ | ssd_f Y1 | ||
+ | ssd_g W2 | ||
+ | *A final do processo, o Pin Planner '''{Assignments > Pin Planner}''' deverá mostrar a correta pinagem conforme exemplificado na figura abaixo: | ||
+ | <center>[[Arquivo:PinagemSSDM4.png| 400px]]</center> | ||
+ | |||
+ | Uma vez completada a configuração e pinagem, execute o '''Fitter (Place & Route)'''. Após a compilação a mensagem de warning '''"Critical Warning (XXXXX): No exact pin location assignment(s) for XX pins of XX total pins"''' não deverá mais ser mostrada. Caso seja mostrada verifique qual o pino que não foi configurado corretamente e corrija. | ||
+ | |||
+ | ;Passo 3 - Programando o FPGA: | ||
+ | Veja o procedimento de como deve ser feita a programação do FPGA em [[Programando o FPGA através da USB-Blaster]] | ||
+ | |||
+ | ;Passo 4 - Testes de validação: | ||
+ | *Realizar os seguintes testes, acionando as chaves A, B, C e D e observando o resultado no mstrador de sete segmentos: | ||
+ | :# Carregar nas chaves os valores binários de 0 ("0000") a 9 ("1001") e observar se o valor mostrado é o desejado. | ||
+ | :# Carregar nas chaves os valores binários de 10 ("1010") a 15 ("1111") e observar se o que é mostrado. | ||
+ | :# Anote todos os resultados | ||
+ | [[Arquivo:Display7Seg.png|thumb| 300px|right]] | ||
+ | {| class="wikitable" style="vertical-align:middle; background-color:#FFF; color:#222;" | ||
+ | |+ | ||
+ | |- | ||
+ | ! Digito | ||
+ | ! ABCD | ||
+ | ! ssd_a | ||
+ | ! ssd_b | ||
+ | ! ssd_c | ||
+ | ! ssd_d | ||
+ | ! ssd_e | ||
+ | ! ssd_f | ||
+ | ! ssd_g | ||
+ | ! Mostrador | ||
+ | |- | ||
+ | | 0 || 0000 || ON || ON || ON || ON || ON || ON || OFF || [[Arquivo:ssd0.png|15px]] | ||
+ | |- | ||
+ | | 1 || 0001 || || || || || || || || | ||
+ | |- | ||
+ | | 2 || 0010 || || || || || || || || | ||
+ | |- | ||
+ | | 3 || 0011 || || || || || || || || | ||
+ | |- | ||
+ | | 4 || 0100 || || || || || || || || | ||
+ | |- | ||
+ | | 5 || 0101 || || || || || || || || | ||
+ | |- | ||
+ | | 6 || 0110 || || || || || || || || | ||
+ | |- | ||
+ | | 7 || 0111 || || || || || || || || | ||
+ | |- | ||
+ | | 8 || 1000 || || || || || || || || | ||
+ | |- | ||
+ | | 9 || 1001 || || || || || || || || | ||
+ | |- | ||
+ | | A || 1010 || || || || || || || || | ||
+ | |- | ||
+ | | B || 1011 || || || || || || || || | ||
+ | |- | ||
+ | | C || 1100 || || || || || || || || | ||
+ | |- | ||
+ | | D || 1101 || || || || || || || || | ||
+ | |- | ||
+ | | E || 1110 || || || || || || || || | ||
+ | |- | ||
+ | | F || 1111 || || || || || || || || | ||
+ | |} | ||
+ | |||
+ | |||
+ | ;Relatório Técnico: | ||
+ | * Documentar o experimento em um relatório técnico que contenha no mínimo: | ||
+ | :* Identificação (título, disciplina, data, autores); | ||
+ | :* Introdução; | ||
+ | :* Descrição do procedimento realizado; | ||
+ | :* Resultados obtidos (com imagens dos itens importantes) e análise dos resultados; | ||
+ | :* Conclusão. | ||
+ | :* Apêndice (se desejar pode ser disponibilizados vídeos do funcionamento do circuito no Passo 4 | ||
+ | * O relatório deve também responder as questões levantadas e mostrar que os objetivos apresentados na introdução foram atendidos. | ||
+ | {{collapse bottom}} | ||
==Referências Bibliográficas:== | ==Referências Bibliográficas:== | ||
<references/> | <references/> | ||
{{ENGTELECO}} | {{ENGTELECO}} |
Edição atual tal como às 18h02min de 6 de maio de 2024
Registro on-line das aulas
Unidade 1 - Aula inicial, Introdução a disciplina
- 1 ENCONTRO
Unidade 1 - Aula inicial, Introdução a disciplina |
---|
|
Unidade 2 - Sistema de numeração e códigos
- 4 ENCONTROS
Unidade 2 - Sistema de numeração e códigos | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
O ser humano precisa contar para determinar quantidades de coisas, com as quantidades ele pode fazer operações matemáticas e comparações.
O quadro abaixo mostra as representações em binário dos valores de +15 a -8 no sistema sem sinal (UNSIGNED), com signal-magnitude , com sinal em complemento de um , com sinal em complemento de dois (SIGNED). No quadro é importante notar que sempre os números negativos tem o msb = 1. Adicionalmente alguns sistemas possuem dois zeros (+0 e -0). No tipo SIGNED note que o valor máximo positivo será menor que o valor absoluto do mínimo negativo, por uma unidade.
13 (decimal) = 1101 (binário sem sinal) +13 (decimal) = 01101 (binário em sinal-magnitude) -13 (decimal) = 11101 (binário em sinal-magnitude) +13 (decimal) = 01101 (binário em complemento de um) -13 (decimal) = 10010 (binário em complemento de um) +13 (decimal) = 01101 (binário em complemento de dois) -13 (decimal) = 10011 = 10010 + 1 (binário em complemento de dois)
O código ASCII (American Standard Code for Information Interchange), é um padrão de codificação de caracteres para comunicação digital. Ele tem apenas 128 pontos de código, sendo 95 são caracteres imprimíveis e os demais são não imprimíveis (em azul no quadro abaixo), sendo usados para diversos controles de equipamentos eletrônicos. Atualmente esse código está sendo substituido pelos códigos UNICODE, que tem milhões de pontos de código, mas nos UNICODE os primeiros 128 são iguais ao conjunto ASCII.
Exemplo de leitura do quadro acima:
Descubra o que está escrito neste código binário onde cada 8 bits correspondem a um simbolo ASCII: 01000010 01101111 01101101 00100000 01100100 01101001 01100001 00100000 01110000 01100101 01110011 01110011 01101111 01000001 01001100 01001100
O Unicode é capaz de representar uma ampla variedade de caracteres, incluindo caracteres alfabéticos, numéricos, símbolos, caracteres especiais e até mesmo caracteres em idiomas e sistemas de escrita complexos, como chinês, árabe, hindi, hebraico, japonês, emojis entre outros. O Unicode possui um espaço de codificação grande o suficiente para suportar milhares de caracteres diferentes. O Unicode é implementado nos esquemas de codificação UTF-8, UTF-16 e UTF-32. O mais utilizado na web é o UTF-8, por ser eficiente em uso de número de bits e ser compatível com o ASCII. Hoje em dia o UTF-8 é usado em 98% de todos os websites conhecidos [1]. Para cobrir uma vasta gama de caracteres, o Unicode os organiza em blocos. Exemplos de blocos: "Latin basic","Greek and Coptic", "Chess Symbols", "Emoticons", "Mayan Numerals", etc.
Exemplo: Estender o número binário sem sinal de 5 bits "01101" para 8 bits: Número original: 01101 = (13 em decimal), pois 8 + 4 + 1 = 13 Número estendido: 00001101 = (13 em decimal), pois 8 + 4 + 1 = 13
Exemplo: Estender o número binário com sinal em complemento de 2 de 5 bits "10011" para 8 bits: Número original: 10011 = (-13 em decimal), pois -16 + 2 + 1 = -13 Número estendido: 11110011 = (-13 em decimal), pois -128 + 64 + 32 + 16 + 2 + 1 = -13
Exemplo: Estender o número binário com sinal em sinal-magnitude de 5 bits "10011" para 8 bits: Número original: 11101 = (-13 em decimal), pois -(+8 + 4 + 1) = -13 Número estendido: 10001101 = (-13 em decimal), pois -(+8 + 4 + 1) = -13
Embora o expoente possa ser positivo ou negativo, em formatos binários ele é armazenado como um número sem sinal que possui um "viés" fixo adicionado a ele. A faixa de expoente para números normais é [−126, 127] para precisão simples, [−1022, 1023] para dupla. Existem três tipos principais de números: normalizados, denormalizados (ou desnormalizados) e especiais (como infinito e NaN - "Not a Number"). Nos formatos IEEE, o bit 1 inicial de um significando normalizado não é realmente armazenado. É chamado de bit "oculto" ou "implícito". Por causa disso, o formato de precisão simples na verdade tem um significando com 24 bits de precisão, o formato de precisão dupla tem 53. O layout para o ponto flutuante de 32 bits e de 64 bits são mostrados abaixo: ![]() ![]()
Exemplo: Dado o número 85,125 converta para a representação floating point de 32 bits P1: 32 bits, portanto o viés é 127. P2: 85 em binário é 1010101. 0.125 em binário é 0.001. Portanto, 85,125 em binário é 1010101.001 P3: 1010101.001 => 1.010101001 × 2^6 P4: O número é positivo, então o bit de sinal é 0. O expoente é o deslocamento necessário para normalizar a mantissa. No caso, 6. A mantissa é a parte fracionária normalizada, que é 010101001.(note que o 1 a esquerda do ponto decimal não será representado. P5: Expoente = 6 + 127 = 133 em binário é 10000101. P6: Sinal: 0, Expoente: 10000101, Mantissa: 01010100100000000000000 (completar com zeros até 23 bits), portanto 0 10000101 01010100100000000000000
Exemplo: Dado o número representado em floating point de 32 bits = 11000000111000000000000000000000 P1: Expoente tem 8 bits => viés = 127 (28-1-1) P2: Sinal (msb): 1 => é um número negativo (-) P3: Expoente (8 bits): 10000001 = 129 P4: expoente (e = E - vies) 129 - 127 = 2 P5: Mantissa: (23 bits): 11000000000000000000000 P6: Valor (24 bits):1.11000000000000000000000 = 1,75 P7: Resultado: (-) 1,75 x 22 = -7
Os números sub_normais são indicados pelo Expoente = 00000000. Esse Expoente será interpretado como 2-126. Eles, ao contrário dos números normalizados, não usam um "1" implícito no início da mantissa. Isso significa que a mantissa desses números começa com um "0" explícito antes da parte fracionária, permitindo representar valores muito pequenos que não podem ser normalizados devido à limitação dos bits do expoente. Exemplos: 0 00000000 00000000000000000000000 corresponde ao número +0 1 00000000 00000000000000000000000 corresponde ao número -0 0 00000000 10000000000000000000000 corresponde ao número 0,5 x 2-126 = 5.877472E-39 1 00000000 00000000000000000000001 corresponde ao número -2-23 x 2-126 = -0.00000011920928955078125 x 2-126 = -1.40129846432481707092373E-45 (2-149
Mantissa: Todos os bits definidos como 0 (23 bits) Representação em 32 bits: 0 11111111 00000000000000000000000
Mantissa: Todos os bits definidos como 0 (23 bits) Representação em 32 bits: 1 11111111 00000000000000000000000
Mantissa: Pelo menos um bit não nulo (23 bits) Representação: x 11111111 yyyyyyyyyyyyyyyyyyyyyyy (onde "x" é o bit de sinal e "y" são bits da mantissa)
Unidade 3 - Funções, portas lógicas e álgebra booleana
Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim
Unidade 5 - Circuitos lógicos combinacionais (com VHDL)
Unidade 6 - Circuitos aritméticos (com VHDL)
AvaliaçõesDurante o semestre serão realizadas 4 avaliações. As avaliações devem ser enviadas pela plataforma Moodle com os arquivos solicitados.
Atividade relâmpago (AR)As atividades relâmpago devem ser entregues no Moodle da disciplina. A não entrega dessas atividades não gera nenhum desconto, apenas geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Atividade extra-classe (AE)A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Para os BÔNUS só serão considerados projetos entregues no prazo.
AE1 - Projeto de um conversor de binário para mostrador de 7 segmentos
AE2 - Conhecendo os dispositivos lógicos programáveis
AE3 - Programação do kit Mercurio IV
Referências Bibliográficas:
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