DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke
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Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 3 ENCONTROS
| Unidade 1 - Introdução a disciplina | ||||
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- 5 ENCONTROS
| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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library library_name;
use library_name.package_name.all;
entity entity_name is
[generic (
cons_name1: const_type const_value;
cons_name2: const_type const_value;
...
cons_nameN: const_type const_value);]
[port (
signal_name1: mode signal_type;
signal_name2: mode signal_type;
...
signal_nameN: mode signal_type);]
[declarative_part]
[begin
statement_part]
end [entity] [entity_name];
architecture arch_name of entity_name is
[declarative_part]
begin
statement_part
end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
Exemplo de descrição de um multiplexador de 4 entradas entity mux_novo is
port
(
-- Input ports
X: in bit_vector (3 downto 0);
S : in bit_vector (1 downto 0);
-- Output ports
Y : out bit
);
end entity mux_novo;
-- Implementação com lógica pura
architecture v_logica_pura of mux_novo is
begin
Y <= (X(0) and (not S(1)) and (not S(0))) or
(X(1) and (not S(1)) and (S(0))) or
(X(2) and (S(1)) and (not S(0))) or
(X(3) and (S(1)) and (S(0)));
end architecture Logica_pura;
-- Implementação com WHEN ELSE
architecture v_WHEN of mux_novo is
begin
Y <= X(0) when S = "00" else
X(1) when S = "01" else
X(2) when S = "10" else
X(3);
end architecture v_WHEN;
-- Implementação com WITH SELECT
architecture v_WITH_SELECT of mux_novo is
begin
with S select
Y <= X(0) when "00", -- note o uso da ,
X(1) when "01",
X(2) when "10",
X(3) when others; -- note o uso de others, para todos os demais valores.
-- Não pode ser substituido por "11" mesmo que o signal seja bit_vector.
end architecture v_WITH_SELECT;
-- Implementação com IF ELSE
architecture v_IF_ELSE of mux_novo is
begin
-- Uma arquitetura vazia como essa é denominada de STUB,
-- Pode ser utilizada em um projeto durante para conferir as conexões externas.
-- Posteriormente a arquitetura será descrita.
end architecture v_IF_ELSET;
-- Design Unit que associa a architecture com a entity
configuration cfg_ifsc of mux_novo is
-- for v_WITH_SELECT end for;
for v_WHEN end for;
end configuration;
Figura 2.1 - Código RTL do mux 4x1 v_logica_pura  Figura 2.2 - Código RTL do mux 4x1 v_WHEN  Figura 2.3 - Código RTL do mux 4x1 v_WITH_SELECT 
Figura 2.4 - Technology Map do mux 4x1 para a família Cyclone 
Figura 2.5 - Elemento Lógico usado no mux 4x1 para a família Cyclone (node properties) 
No entanto se utilizarmos um dispositivo FPGA da família Stratix III, que tem LUT tem 6 entradas, será necessário apenas 1 LE, conforme ilustrado a seguir. Figura 2.5 - Technology Map do mux 4x1 para a família Stratix III 
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
Figura 2.2 - Código RTL do Exemplo 2.2 
Figura 2.3 - Technology Map do Exemplo 2.2 
Figura 2.4 - Chip Planner do Exemplo 2.2 
Figura 2.5 - RTL 4 FF 
Figura 2.6 - Simulação Funcional de 4 FF 100ns  Figura 2.7 - Simulação Temporal de 4 FF 100ns  Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo.
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY registered_comp_add_v1 IS
PORT (clk: IN STD_LOGIC;
a, b: IN INTEGER RANGE 0 TO 7;
reg_comp: OUT STD_LOGIC;
reg_sum: OUT INTEGER RANGE 0 TO 15);
END ENTITY;
ARCHITECTURE ifsc_v1 OF registered_comp_add_v1 IS
SIGNAL comp: STD_LOGIC;
SIGNAL sum: INTEGER RANGE 0 TO 15;
BEGIN
comp <= '1' WHEN a>b ELSE '0';
sum <= a + b;
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
reg_comp <= comp;
reg_sum <= sum;
END IF;
END PROCESS;
END ARCHITECTURE;
Figura 2.10 - Código RTL do Exemplo 2.3  Preparação para o Laboratório de programação de um contador. Problema do repique das chaves. Ver Dicas de como eliminar o repique das chaves mecânicas Ler sobre o problema do repique das chaves mecânicas A Guide to Debouncing
No dia 10 foram realizados os passos 1 a 2. Mas como houve um erro na definição da pinagem da chave usada para o clock, com isso, ao final do lab o circuito não funcionou. No dia 12 será refeito o circuito, testado novamente (Passo 3) e acrescentado o circuito de anti-repique sugerido
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Avaliações
Nas avaliações A1 e A2 serão realizadas de forma presencial e vocês poderão consultar apenas as folhas entregues:
- VHDL Quick Reference - SynthWorks
- VHDL Types and Operators Quick Reference - SynthWorks
- ModelSim Quick Reference - SynthWorks
- Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
- Arquivo:Numeric std conversions.png
- Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
ATIVIDADE EXTRA-CLASSE (AE)
A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle da disciplinas, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.
AE1 - Palavras-cruzadas INTRODUÇÃO
| AE1 - Palavras-cruzadas INTRODUÇÃO |
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AE2 - Conhecendo os dispositivos lógicos programáveis
| AE2 - Conhecendo os dispositivos lógicos programáveis |
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AE3 - SNCT 2021 | 5G e Conectividade com IoT
| AE3 - SNCT 2021 |
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| 5G e Conectividade com IoT |
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Após assistir a palestra e debate do dia de hoje, seguem algumas perguntas que devem ser respondidas em um PDF.
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AE4 - Programação do kit Mercurio IV
| AE4 - Programação do kit Mercurio IV |
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entity counter is
generic (WIDTH : in natural := 4);
port (
RST : in std_logic;
CLK : in std_logic;
LOAD : in std_logic;
DATA : in std_logic_vector(WIDTH-1 downto 0);
R0 : out std_logic
Q : out std_logic_vector(WIDTH-1 downto 0));
end entity;
architecture ifsc_v1 of counter is
signal Q_aux : std_logic(WIDTH-1 downto 0);
begin
process(RST,CLK) is
begin
if RST = '1' then
Q_aux <= (others => '0');
elsif rising_edge(CLK) then
if LOAD= '1' then
Q_aux <= DATA;
else
Q_aux <= std_logic_vector(unsigned(Q_aux) + 1);
end if;
end if;
end process;
-- Adaptacao feita devido a matriz de leds acender com ZERO
Q <= not Q_aux;
-- Para acender um led eh necessario colocar ZERO na linha correspondente da matriz.
R0 <= '0';
end architecture;
CLK: PIN_Y17 ou PIN_V21 DATA[3]: PIN_H18 DATA[2]: PIN_H20 DATA[1]: PIN_K21 DATA[0]: PIN_J21 LOAD: PIN_Y22 Q[3]: PIN_J6 Q[2]: PIN_K8 Q[1]: PIN_J8 Q[0]: PIN_L8 RST: PIN_W21 R0: PIN_F10
-- insira na declaração das portas da entity a linha
LCD_BACKLIGHT: std_logic;
-- insira na architecture a linha
LCD_BACKLIGHT <= '0';
LCD_BACKLIGHT: PIN_V10
entity COUNTER_db is
...
CLK50MHz : in std_logic;
...
end entity
architecture ifsc_v2 of COUNTER_db is
...
signal CLK_db: std_logic := '0';
...
begin
-- debouncer de 10ms
process (CLK50MHz, CLK, RST, CLK_db) is
constant max_cnt: natural := 500000; -- 500000 10ms para clk 20ns
variable cnt_db : integer range 0 to max_cnt-1;
begin
if (RST = '1') then
cnt_db := 0;
CLK_db <= '0';
elsif ((CLK = '0') and (CLK_db = '0')) or
((CLK = '1') and (CLK_db = '1')) then
cnt_db := 0;
elsif (rising_edge(CLK50MHz)) then
if (cnt_db = max_cnt - 1) then
CLK_db <= not CLK_db;
else
cnt_db := cnt_db + 1;
end if;
end if;
end process;
...
-- Troque no process(RST,CLK) a entrada '''CLK''' do circuito anterior pela entrada '''CLK_db'''
CLK50MHz: PIN_T1
create_clock -name CLK50MHz -period 50MHz [get_ports -no_case {clk*}]
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AE5 - Desafio das vagas de garagem
| AE5 - Desafio das vagas de garagem |
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AE6 - Conversor de binário para BCD
| AE6 - Conversor de binário para BCD |
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Neste laboratório remoto, os alunos deverão implementar uma ou mais soluções do para um circuito conversor de binário para BCD (bin2bcd) com entrada binária variando de 0 a 999.
Figura AE6(a) - Exemplo de simulação funcional  Figura AE6(b) - Exemplo de simulação temporal 
Figura AE6(c) - Exemplo de número de elementos (166)  Figura AE6(d) - Exemplo de número de elementos (166) 
Figura AE6(e) - Exemplo de tempo máximo de propagação (60,588 ns) 
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AE7 - Estudo dos atributos de objetos e de síntese
| AE7 - Estudo dos atributos de objetos e de síntese | ||||||||||||||||||||||||||||||||||||
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Neste laboratório remoto, os alunos deverão ser realizar as seguintes atividades:
Avaliar a quantidade de elementos lógicos utilizadas para as diferentes versões conforme a tabela abaixo. Anote os dados de número de elementos logicos, guarde o RTL e Technology Map de cada versão. Após realizar as 8 versões, compare os resultados e documente em um relato simples, evitando duplicar as figuras que forem iguais. Analise os resultados escrevendo algum paragrafo de conclusão sobre este estudo.
Projetar um circuito gerador de pulsos que a cada transição de decida ou de subida do sinal de entrada A, gere um pulso na saída Y. Neste caso, haverá BÔNUS de 0,2 pontos na avaliação A1 para o aluno que obtiver o circuito que funcione com o menor número de elementos lógicos. Para fins de uniformização na comparação dos resultados utilizem o menor dispositivo da família CYCLONE (EP1C3T100A8). Anote os dados de número de elementos lógicos, guarde o RTL e Technology Map do circuito. Também guarde a imagem da simulação que demonstre que o circuito funciona corretamente. Meça o tempo de duração do pulso na subida do sinal A e também na descida. Analise o resultado escrevendo um parágrafo de conclusão sobre este estudo, considerando as diferentes versões que tentou realizar. Para medir a duração dos pulsos use os cursores do simulador. Figura AE7(a) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns  Figura AE7(b) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns 
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AE8 - Estudo dos Arrays
| AE8 - Estudo dos Arrays |
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entity array_1Dx1D_integer is
port (
row : in integer range 1 to 3;
slice : out integer range 0 to 15
);
end entity;
architecture teste of array_1Dx1D_integer is
type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15;
constant table : a1Dx1D_integer := (15, 5, 7);
begin
slice <= table(row);
end architecture;
entity array_1Dx1D_bit is
port (
row : in integer range 1 to 3;
column : in integer range 0 to 4; --3 bits
slice1 : out bit;
slice2 : out bit_vector(1 to 2);
slice3 : out bit_vector(1 to 4);
slice4 : out bit_vector(1 to 3)
);
end entity;
architecture teste of array_1Dx1D_bit is
type a1Dx1D_bit is array (1 to 3) of bit_vector(1 to 4);
constant table : a1Dx1D_bit :=
(('1', '1', '1', '1'), --15
('0', '1', '0', '1'), -- 5
('0', '1', '1', '1')); -- 7
begin
--slice1 <= table(row)(column);
--slice2 <= table(row)(1 to 2);
--slice3 <= table(row)(1 to 4);
--slice4 <= table(1 TO 3)(column);
--slice4 <= table(1)(column) & table(2)(column) & table(3)(column);
--gen : for i in 1 to 3 generate
-- slice4(i) <= table(i)(column);
--end generate;
end architecture;
entity array_2D_bits is
port (
row : in integer range 0 to 3;
column : in integer range 0 to 4; --3 bits
slice1 : out bit;
slice2 : out BIT_VECTOR(1 to 2);
slice3 : out BIT_VECTOR(1 to 4);
slice4 : out BIT_VECTOR(1 to 3)
);
end entity;
architecture teste of array_2D_bits is
type a2D_bits is array (1 to 3, 1 to 4) of bit;
constant table : a2D_bits := (('0', '0', '0', '1'),
('1', '0', '0', '1'), ('1', '1', '0', '1')
);
begin
--slice1 <= table(row, column);
--slice2 <= table(row, 1 TO 2);
--slice3 <= table(row, 1 TO 4);
--slice4 <= table(1 TO 3, column);
--slice4 <= table(1, column) & table(2, column) & tabl
--gen : for i in 1 to 3 generate
-- slice4(i) <= table(i, column);
--end generate;
end architecture;
--Acessando uma linha de uma matriz
gen1 : for j in 1 to 4 generate
slice3(j) <= table(row, j);
end generate;
-- Acessando uma coluna de uma matriz
gen2 : for i in 1 to 3 generate
slice4(i) <= table(i, column);
end generate;
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AE9 - Calculadora básica implementada no kit DE2-115
| AE9 - Calculadora básica implementada no kit DE2-115 |
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