DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

• 3 ENCONTROS

Unidade 1 - Introdução a disciplina

Aula 1 (6 Out) APRESENTAÇÃO DA DISCIPLINA Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre. Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES. Para a realização e entrega das atividades será utilizada a PLATAFORMA MOODLE. Chave para auto inscrição (engtelecom_aluno) Durante a pandemia do COVID19 os encontros síncronos serão realizados através da plataforma Google Meet. Os encontros (havendo a concordância de todos) serão gravados, e ocorrerão nos horários normais das aulas. As aulas terão duração de 1h15 minutos com possibilidade de ainda acrescer 15 minutos previstos para esclarecimento de dúvidas. As gravações ficarão disponíveis por 30 dias no Drive do aluno, mas não poderão ser baixadas por limitação do sistema. Além dos horários de aula síncrona, serão agendados horários de ATENDIMENTO EXTRACLASSE para que os alunos possam tirar dúvidas da disciplina ou das ferramentas de ensino. Para a comunicação entre professor-aluno, além dos avisos do Sistema Acadêmimco (SIGAA), utilizaremos a plataforma SLACK. Sugere-se que os alunos também a utilizem para comunicação entre eles, principalmente nos trabalhos em equipe. Aula 2 (7 Out) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.3a - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.3b - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA/INTEL - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ver também: Níveis lógicos FPGA History FPGA Design and programming FPGA Basic process technology types FPGA Major manufacturers Review of Field Programmable Gate Arrays (FPGAs) by Volnei A. Pedroni Aula 3 (14 out) Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Exemplos de FPGA Figura 1.7 - Arquitetura simplificada de FPGA da Intel/Altera e Xilinx Fonte: pag. 423. Figura 1.8 - Diagrama simplificado da Slice L de um FPGA Xilinx Fonte: pag. 424. Figura 1.9 - Diagrama simplificado da ALM de um FPGA Intel/Altera Fonte: pag. 425. Figura 1.10 - Leiaute de um FPGA Intel/Altera Fonte: pag. 426. Figura 1.11 - Leiaute de um FPGA Xilinx genérico Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.12 - Roteamento de sinal em um FPGA Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.13 - Tecnologias usadas na configuração de FPGAs Fonte: https://www.sciencedirect.com/topics/computer-science/one-time-programmable. Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Assitir Many types of FPGAs Coursera Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET Produção do FinFET, [1] 5 nm process, multi-gate MOSFET GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, List of semiconductor fabrication plants One-Time Programmable Science Direct http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

• 5 ENCONTROS

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Aula 4 (19 out) Introdução ao VHDL e ambiente EDA - QUARTUS Estrutura do código VHDL Declaração das bibliotecas e pacotes LIBRARY / PACKAGE library library_name; use library_name.package_name.all; ENTITY entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name]; ARCHITECTURE architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name]; Exemplo - Declaração de uma porta NAND em VHDL library std; use std.standard.all; entity nand_gate is port (a, b: in bit; x: out bit); end entity; architecture nome_arch of nand_gate is begin x <= a nand b; end architecture; Exemplo de descrição de um multiplexador de 4 entradas entity mux_novo is port ( -- Input ports X: in bit_vector (3 downto 0); S : in bit_vector (1 downto 0); -- Output ports Y : out bit ); end entity mux_novo; -- Implementação com lógica pura architecture v_logica_pura of mux_novo is begin Y <= (X(0) and (not S(1)) and (not S(0))) or (X(1) and (not S(1)) and (S(0))) or (X(2) and (S(1)) and (not S(0))) or (X(3) and (S(1)) and (S(0))); end architecture Logica_pura; -- Implementação com WHEN ELSE architecture v_WHEN of mux_novo is begin Y <= X(0) when S = "00" else X(1) when S = "01" else X(2) when S = "10" else X(3); end architecture v_WHEN; -- Implementação com WITH SELECT architecture v_WITH_SELECT of mux_novo is begin with S select Y <= X(0) when "00", -- note o uso da , X(1) when "01", X(2) when "10", X(3) when others; -- note o uso de others, para todos os demais valores. -- Não pode ser substituido por "11" mesmo que o signal seja bit_vector. end architecture v_WITH_SELECT; -- Implementação com IF ELSE architecture v_IF_ELSE of mux_novo is begin -- Uma arquitetura vazia como essa é denominada de STUB, -- Pode ser utilizada em um projeto durante para conferir as conexões externas. -- Posteriormente a arquitetura será descrita. end architecture v_IF_ELSET; -- Design Unit que associa a architecture com a entity configuration cfg_ifsc of mux_novo is -- for v_WITH_SELECT end for; for v_WHEN end for; end configuration; Aula 5 (20 out) Faça a análise e sintese do mux_novo, associando a architecture v_logica_pura, depois v_WITH_SELECT, depois v_WHEN e por último v_IF_ELSE. Note a diferença entre os RTL Viewer obtidos para cada architecture. Figura 2.1 - Código RTL do mux 4x1 v_logica_pura Fonte: Elaborado pelo autor. Figura 2.2 - Código RTL do mux 4x1 v_WHEN Fonte: Elaborado pelo autor. Figura 2.3 - Código RTL do mux 4x1 v_WITH_SELECT Fonte: Elaborado pelo autor. OBS: Register Transfer-Level (RTL) é uma abstração na qual o circuito é descrito em termos de fluxo de sinais entre os registradores presentes no hardware e as operações combinacionais realizadas com esses dados. Note a que ao verificar o Technology Map Viewer, nos 3 primeiros casos serão usados os mesmos elementos lógicos. Figura 2.4 - Technology Map do mux 4x1 para a família Cyclone Fonte: Elaborado pelo autor. Note que o elemento lógico acima possui uma LUT (LookUp Table) que basicamente implementa o circuito combinacional através de uma tabela de consulta (Tabela Verdade), a qual pode ser visualizada clicando com o botão Direito do Mouse e selecionando Properties, juntamente com Mapa de Karnaugh e seu Circuito Lógico representado por portas. Todas as representações são equivalentes. Figura 2.5 - Elemento Lógico usado no mux 4x1 para a família Cyclone (node properties) Fonte: Elaborado pelo autor. Dependendo da família de FPGA que se estiver usando, o compilador implementar o circuito descrito com um número diferente de elementos lógicos (LEs). No caso da família Cyclone, na qual a LUT tem 4 entradas, são necessários 2 LEs para mapear uma lógica combinacional com 6 entradas e 1 saída (Mux4x1). No entanto se utilizarmos um dispositivo FPGA da família Stratix III, que tem LUT tem 6 entradas, será necessário apenas 1 LE, conforme ilustrado a seguir. Figura 2.5 - Technology Map do mux 4x1 para a família Stratix III Fonte: Elaborado pelo autor. Exemplo 2.2 (VHDL) - programação de um flip-flop -- Declaração das bibliotecas e pacotes LIBRARY ieee; USE ieee.std_logic_1164.all; -- Especificação de todas as entradas e saídas do circuito ENTITY flip_flop IS PORT (d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END; -- Descrição de como o circuito deve funcionar ARCHITECTURE flip_flop OF flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst='1') THEN q <= '0'; ELSIF (clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END; Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL. Use o RTL Viewer para ver a descrição RTL do circuito. Figura 2.2 - Código RTL do Exemplo 2.2 Fonte: Elaborado pelo autor. Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8) Figura 2.3 - Technology Map do Exemplo 2.2 Fonte: Elaborado pelo autor. Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado Figura 2.4 - Chip Planner do Exemplo 2.2 Fonte: Elaborado pelo autor. Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops Figura 2.5 - RTL 4 FF Fonte: Elaborado pelo autor. Aula 6 (21 out) - presencial Realização da Atividade AE2 no laboratório. Primeira aula presencial depois da longa Pandemia Aula 7 (26 out) Uso de alguns sites auxiliares para a programação em VHDL: Preparando para gravar o circuito lógico no FPGA Palavras reservadas do VHDL VHDL Beautifier, Formatter - para formatar automaticamente um código VHDL. Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA. Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia. Restringir a frequencia máxima de clock no Quartus II Medição de tempos de propagação em circuitos combinacionais Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal. Revisitando o Básico de simulação funcional e temporal com o QSIM. Realize as simulações funcional e temporal do circuito Flip-Flop4 ou Counter usando o QSIM. Figura 2.6 - Simulação Funcional de 4 FF 100ns Fonte: Elaborado pelo autor. Figura 2.7 - Simulação Temporal de 4 FF 100ns Fonte: Elaborado pelo autor. Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo. Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequência do clock esperada através da seguinte linha: create_clock -name CLK50MHz -period 50MHz [get_ports {*}] Ver pag. 3 a 24 de Video motivational para apreender FPGA, VHDL Microsoft's Bing* Intelligent Search with Intel® FPGAs Aula 8 (28 out) SNCT 2021 Palestra: 5G e Conectividade com IoT Entregar atividade AE3 - SNCT 2021 | 5G e Conectividade com IoT Aula 9 (3 nov) Uso das bibliotecas no VHDL. Library std O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift. O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação. Como declarar e usar os pacotes da biblioteca std. Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008. -- NAO É NECESSARIO DECLARAR library std; use std.standard.all; use std.textio.all; Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD? ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std Library ieee O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC. O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base. O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base. O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal. O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal. O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores. O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores. Pacotes não padronizados (NÃO UTILIZAR) O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys) O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys) O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys) Como declarar e usar os pacotes da biblioteca ieee. library ieee; -- UTILIZAR ESTES PACOTES use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- NAO UTILIZAR ESTES PACOTES use ieee.std_logic_arith.all; use ieee.std_logic_signed.all; use ieee.std_logic_unsigned.all; Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD? Os pacotes padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee Os pacotes não padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys) Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD? ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador Realizar as simulações funcional e temporal do circuito Observar o "Technology Map" e o "RTL" do circuito LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY registered_comp_add_v1 IS PORT (clk: IN STD_LOGIC; a, b: IN INTEGER RANGE 0 TO 7; reg_comp: OUT STD_LOGIC; reg_sum: OUT INTEGER RANGE 0 TO 15); END ENTITY; ARCHITECTURE ifsc_v1 OF registered_comp_add_v1 IS SIGNAL comp: STD_LOGIC; SIGNAL sum: INTEGER RANGE 0 TO 15; BEGIN comp <= '1' WHEN a>b ELSE '0'; sum <= a + b; PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN reg_comp <= comp; reg_sum <= sum; END IF; END PROCESS; END ARCHITECTURE; Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal. Figura 2.10 - Código RTL do Exemplo 2.3 Fonte: Elaborado pelo autor. Preparação para o Laboratório de programação de um contador. Problema do repique das chaves. Ver Dicas de como eliminar o repique das chaves mecânicas Ler sobre o problema do repique das chaves mecânicas A Guide to Debouncing Aula 10 e 12 (5 e 11 nov) - presencial Realização da Atividade AE4 no laboratório. No dia 10 foram realizados os passos 1 a 2. Mas como houve um erro na definição da pinagem da chave usada para o clock, com isso, ao final do lab o circuito não funcionou. No dia 12 será refeito o circuito, testado novamente (Passo 3) e acrescentado o circuito de anti-repique sugerido

Avaliações

Nas avaliações A1 e A2 serão realizadas de forma presencial e vocês poderão consultar apenas as folhas entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

ATIVIDADE EXTRA-CLASSE (AE)

A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle da disciplinas, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.

AE1 - Palavras-cruzadas INTRODUÇÃO

AE1 - Palavras-cruzadas INTRODUÇÃO
BÔNUS 0,3 pontos na avaliação A1 - 0,2 pontos na avaliação A1 - 0,1 pontos na avaliação A1 -

AE2 - Conhecendo os dispositivos lógicos programáveis

AE2 - Conhecendo os dispositivos lógicos programáveis

Atividade Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II. Capture as telas solicitadas e depois utilize-as em um relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) Em seguida escolha um dos seguintes dispositivos e repita todo o procedimento: Modifique a família para Cyclone IV E e use um dispositivo para EP4CE****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Multiplicadores, PLLs. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Modifique a família para Stratix II GX e use o dispositivo para EP2SGX****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Elementos DSP, PLL, DLL. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Procure comparar os resultados obtidos nos dois procedimentos. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar os dois projetos. Envie um relatório em PDF, incluindo as imagens capturadas (inclua legenda em cada figura) e escreva para cada imagem um texto comentando o que representa. O relatório também deve ter a identificação (autor, título, data) uma breve introdução e uma conclusão. A descrição dos procedimentos feita na página wiki não precisa incluída no relatório. Use preferencialmente o Overleaf para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE3 - SNCT 2021 | 5G e Conectividade com IoT

AE3 - SNCT 2021
5G e Conectividade com IoT
Após assistir a palestra e debate do dia de hoje, seguem algumas perguntas que devem ser respondidas em um PDF. Cite os palestrantes do evento de hoje. Dentro da parte inicial apresentada pelo Fabrício Sgambati, qual foi a parte que mais te impressionou? Escreva umas 10 linhas sobre o tópico. Qual foi a tua avaliação sobre o evento de hoje? Comente o que achou. Qual dos palestrantes trouxe a informação que mais te interessou? Justifique.

AE4 - Programação do kit Mercurio IV

AE4 - Programação do kit Mercurio IV

Objetivos Revisar o processo de programação do FPGA usando um kit de desenvolvimento Fazer as adaptações necessárias para o circuito funcionar no kit Verificar e corrigir o problema do repique (bouncing) da chave usada no CLK Procedimento de laboratório Passo 1 Escrever o código do projeto counter (já simulado em aula anterior), incluindo as adaptações necessárias para o uso dos LEDs da matriz de leds do kit Mercurio IV. entity counter is generic (WIDTH : in natural := 4); port ( RST : in std_logic; CLK : in std_logic; LOAD : in std_logic; DATA : in std_logic_vector(WIDTH-1 downto 0); R0 : out std_logic Q : out std_logic_vector(WIDTH-1 downto 0)); end entity; architecture ifsc_v1 of counter is signal Q_aux : std_logic(WIDTH-1 downto 0); begin process(RST,CLK) is begin if RST = '1' then Q_aux <= (others => '0'); elsif rising_edge(CLK) then if LOAD= '1' then Q_aux <= DATA; else Q_aux <= std_logic_vector(unsigned(Q_aux) + 1); end if; end if; end process; -- Adaptacao feita devido a matriz de leds acender com ZERO Q <= not Q_aux; -- Para acender um led eh necessario colocar ZERO na linha correspondente da matriz. R0 <= '0'; end architecture; Passo 2 Preparando para gravar o circuito lógico no FPGA Escolher o DEVICE: EP4CE30F23C7 Usar como pinos de entrada e saída do FPGA os seguintes: CLK: PIN_Y17 ou PIN_V21 DATA[3]: PIN_H18 DATA[2]: PIN_H20 DATA[1]: PIN_K21 DATA[0]: PIN_J21 LOAD: PIN_Y22 Q[3]: PIN_J6 Q[2]: PIN_K8 Q[1]: PIN_J8 Q[0]: PIN_L8 RST: PIN_W21 R0: PIN_F10 Programando o FPGA através da USB-Blaster Passo 3 Realizar os seguintes testes, acionando as chaves e observando o resultado nos LEDs: Carregar um valor nas chaves DATA[3..0], mudar LOAD para ALTO e acionar a chave CLK. Verificar e anotar o comportamento. Repetir com valores diferentes nas DATA[3..0]. Mudar RST para ALTO, e verificar e anotar o comportamento. Manter LOAD em BAIXO e acionar a chave CLK várias vezes (no mínimo 16 vezes). Verificar e anotar o comportamento. O comportamento é o esperado para o número de mudanças da chave CLK? Dica Se desejar desligar a luz do LCD, basta fixar o pino LCD_BACKLIGHT (V10) - Controlador do backlight em '0'. -- insira na declaração das portas da entity a linha LCD_BACKLIGHT: std_logic; -- insira na architecture a linha LCD_BACKLIGHT <= '0'; Após fazer a Análise e Síntese, defina o pino v10 para essa porta. LCD_BACKLIGHT: PIN_V10 Passo 4 Eliminar o repique da chave CLK, inserindo no código um circuito anti-repique, com um tempo de anti-repique de 10ms: entity COUNTER_db is ... CLK50MHz : in std_logic; ... end entity architecture ifsc_v2 of COUNTER_db is ... signal CLK_db: std_logic := '0'; ... begin -- debouncer de 10ms process (CLK50MHz, CLK, RST, CLK_db) is constant max_cnt: natural := 500000; -- 500000 10ms para clk 20ns variable cnt_db : integer range 0 to max_cnt-1; begin if (RST = '1') then cnt_db := 0; CLK_db <= '0'; elsif ((CLK = '0') and (CLK_db = '0')) or ((CLK = '1') and (CLK_db = '1')) then cnt_db := 0; elsif (rising_edge(CLK50MHz)) then if (cnt_db = max_cnt - 1) then CLK_db <= not CLK_db; else cnt_db := cnt_db + 1; end if; end if; end process; ... -- Troque no process(RST,CLK) a entrada '''CLK''' do circuito anterior pela entrada '''CLK_db''' Acrescentar o pinos de entrada CLK50MHz: CLK50MHz: PIN_T1 acrescente um arquivo para restringir a análise temporal (Timing Analysis) a 50MHz para a entrada de clock CLK50MHz Restringir a frequencia máxima de clock no Quartus II create_clock -name CLK50MHz -period 50MHz [get_ports -no_case {clk*}] Passo 5 Repita os teste feitos no Passo 3, acionando as chaves e observando o resultado nos LEDs: Carregar um valor nas chaves DATA[3..0], mudar LOAD para ALTO e acionar a chave CLK. Verificar e anotar o comportamento. Repetir com valores diferentes nas DATA[3..0]. Mudar RST para ALTO, e verificar e anotar o comportamento. Manter LOAD em BAIXO e acionar a chave CLK várias vezes (no mínimo 16 vezes). Verificar e anotar o comportamento. O comportamento é o esperado para o número de mudanças da chave CLK? Reduza o tempo do circuito anti-repique para 1us (microsegundo) max_cnt = 50, e verifique o funcionamento da chave CLK Relatório Técnico Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado; resultados obtidos (com imagens dos itens importantes) e análise dos resultados; conclusão. apêndice (se desejar pode ser disponibilizados vídeos do funcionamento do circuito nos Passos 3 e 5 O relatório deve também responder as questões levantadas e mostrar que os objetivos apresentados na introdução foram atendidos.

AE5 - Desafio das vagas de garagem

AE5 - Desafio das vagas de garagem

Atividade Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II. Capture as telas solicitadas e depois utilize-as em um relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) Em seguida escolha um dos seguintes dispositivos e repita todo o procedimento: Modifique a família para Cyclone IV E e use um dispositivo para EP4CE****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Multiplicadores, PLLs. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Modifique a família para Stratix II GX e use o dispositivo para EP2SGX****, e observe as mudanças que ocorre tanto no tipo de Elemento Lógico, no Chip Planner, e no Pin Planner, e no circuito dos pinos de I/O. Note que este FPGA também apresenta novos componentes, tais como: Memória, Elementos DSP, PLL, DLL. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documento o que encontrar. Procure comparar os resultados obtidos nos dois procedimentos. Entregas O relatório técnico em PDF deverá documentar o projeto e testes realizados, Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado para simular os circuitos; resultados obtidos (com imagens dos itens importantes) e análise dos resultados, comparando as 4 soluções implementadas; conclusão; apêndice (coloque os códigos dos 4 circuitos implementados). Envie um arquivo QAR contendo todos os arquivos necessário para compilar as diferentes versões (3 ou 4 circuitos). Recomenda-se que se utilize como nome dos arquivos VHDL algo como circuitoX.vhd e para os arquivos de simulação tb_circuitoX.vwf. Todos os arquivos devem preferencialmente ficar em um único projeto e QAR. Use preferencialmente o Overleaf para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE6 - Conversor de binário para BCD

AE6 - Conversor de binário para BCD

Atividades Neste laboratório remoto, os alunos deverão implementar uma ou mais soluções do para um circuito conversor de binário para BCD (bin2bcd) com entrada binária variando de 0 a 999. Baseado no exemplo do conversor de binário para BCD - Binary-coded decimal de dois dígitos decimais (00 a 99), mostrado em aula, projete um conversor para 3 dígitos (000 a 999). Escreva o código em VHDL, que dada uma entrada C (entre 0 e 999), fornece nas saídas os dígitos da centena (sc), dezena (sd) e unidade (su). Figura AE6(a) - Exemplo de simulação funcional Fonte: Elaborado pelo autor. Figura AE6(b) - Exemplo de simulação temporal Fonte: Elaborado pelo autor. Anote a quantidade de elementos lógicos do circuito. Figura AE6(c) - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Figura AE6(d) - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Anote o tempo máximo de propagação do circuito. Figura AE6(e) - Exemplo de tempo máximo de propagação (60,588 ns) Fonte: Elaborado pelo autor. Procure reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. Analise o tempo de propagação e área ocupada (número de elementos lógicos) e tente otimizar um ou os dois parâmetros. Se realizar diversas versões, pode anotar os valores de todas elas e fornecer todas as versões, mas foque no melhor desempenho. O aluno apresentar dois projetos como resultado sendo um para o menor tempo máximo de propagação e outro para menor área ocupada (número de elementos lógicos). Faça uma simulação que mostre que o circuito projetado funciona. O arquivo QAR entregue deve ser plenamente compilável e permitir após a Análise e Síntese e execução do arquivo de simulação VWF apresentar o resultado final. Para fins de uniformização na comparação dos resultados utilizem o menor dispositivo da família CYCLONE (EP1C3T100A8). Neste laboratório não é necessário fornecer as imagens RTL e Technology Map usadas para obter e melhorar os circuitos, nem a imagem da simulação que mostra que a versão entregue funciona. Se desejar você pode incluir os arquivos com as imagens de simulação e RTL de comprovação na entrega. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar e simular os projetos . Poste no comentário da atividade: 1) O número de elementos lógicos de cada versão entregue. 2) O tempo máximo de propagação de cada versão entregue. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega de 14 dias. NÃO é necessário entregar um relato simples em PDF, mas pode ser feito se desejar. Caso faça o relato ele deve ter a identificação (autor, título, data), conter informações essenciais para mostrar que o circuito funciona e relatar os resultados obtidos para os parâmetros solicitados. Nesta caso aproveite para descrever como conseguiu reduzir o tempo de propagação e o número de elementos lógicos. Use preferencialmente o Overleaf para gerar o documento. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. Bônus 0,2 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em primeiro lugar no parâmetro menor área ocupada, com comprovação por simulação. 0,2 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em primeiro lugar no parâmetro menor tempo máximo de propagação entre entradas e saída, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em segundo lugar no parâmetro menor área ocupada, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução funcionando e fique em segundo lugar no parâmetro menor tempo máximo de propagação entre entradas e saída, com comprovação por simulação.

AE7 - Estudo dos atributos de objetos e de síntese

AE7 - Estudo dos atributos de objetos e de síntese

Atividades Neste laboratório remoto, os alunos deverão ser realizar as seguintes atividades: Estudar o Exemplo 4.5 - Registros redundantes Avaliar a quantidade de elementos lógicos utilizadas para as diferentes versões conforme a tabela abaixo. Anote os dados de número de elementos logicos, guarde o RTL e Technology Map de cada versão. Após realizar as 8 versões, compare os resultados e documente em um relato simples, evitando duplicar as figuras que forem iguais. Analise os resultados escrevendo algum paragrafo de conclusão sobre este estudo. Atributo de síntese keep preserve noprune versão 0 false false false versão 1 true false false versão 2 false true false versão 3 true true false versão 4 false false true versão 5 true false true versão 6 false true true versão 7 true true true Desafio 1 - Gerador de pulsos Projetar um circuito gerador de pulsos que a cada transição de decida ou de subida do sinal de entrada A, gere um pulso na saída Y. Neste caso, haverá BÔNUS de 0,2 pontos na avaliação A1 para o aluno que obtiver o circuito que funcione com o menor número de elementos lógicos. Para fins de uniformização na comparação dos resultados utilizem o menor dispositivo da família CYCLONE (EP1C3T100A8). Anote os dados de número de elementos lógicos, guarde o RTL e Technology Map do circuito. Também guarde a imagem da simulação que demonstre que o circuito funciona corretamente. Meça o tempo de duração do pulso na subida do sinal A e também na descida. Analise o resultado escrevendo um parágrafo de conclusão sobre este estudo, considerando as diferentes versões que tentou realizar. Para medir a duração dos pulsos use os cursores do simulador. Figura AE7(a) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns Fonte: Elaborado pelo autor. Figura AE7(b) - Exemplo de simulação temporal para medir duração do pulso de ~2.7 ns Fonte: Elaborado pelo autor. Entregas Envie dois arquivos QAR contendo todos os arquivos necessário para compilar os projetos e para simular (somente segundo projeto). Envie um relato simples em PDF, incluindo as imagens capturadas (inclua legenda em cada figura) e escreva para cada imagem um texto comentando o que representa. O relato deve ter a identificação (autor, título, data). Não é necessário uma introdução e uma conclusão geral da atividade, nem a descrição dos procedimentos feita na página wiki não precisa incluída no relatório. Use preferencialmente o Overleaf para gerar o documento. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega de 14 dias. Bônus 0,2 pontos na avaliação A1 - O primeiro aluno que apresentar a solução do desafio 1 funcionando, com comprovação por simulação. 0,1 pontos na avaliação A1 - O segundo aluno que apresentar a solução do desafio 1 funcionando, com comprovação por simulação. 0,2 pontos na avaliação A1 - O aluno que apresentar a solução do desafio 1 funcionando e fique em primeiro lugar no parâmetro menor número de elementos lógicos, com comprovação por simulação. 0,1 pontos na avaliação A1 - O aluno que apresentar a solução do desafio 1 funcionando e fique em segundo lugar no parâmetro menor número de elementos lógicos, com comprovação por simulação.

AE8 - Estudo dos Arrays

AE8 - Estudo dos Arrays

Atividade Altere o "Exemplo 3.5: Array de Integers 1D x 1D" de modo a armazenar 6 valores inteiros com range -128 a 127, e obtenha 3 saídas, indicado pelos 3 endereços de entrada. entity array_1Dx1D_integer is port ( row : in integer range 1 to 3; slice : out integer range 0 to 15 ); end entity; architecture teste of array_1Dx1D_integer is type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15; constant table : a1Dx1D_integer := (15, 5, 7); begin slice <= table(row); end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho (pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Altere o "Exemplo 3.6: Array de bits 1D x 1D" de modo a armazenar 6 vetores de 8 bits e obtenha 3 saídas, indicado pelos 3 endereços de entrada. Insira na matriz os mesmo bits que representam os valores do exemplo anterior. entity array_1Dx1D_bit is port ( row : in integer range 1 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out bit_vector(1 to 2); slice3 : out bit_vector(1 to 4); slice4 : out bit_vector(1 to 3) ); end entity; architecture teste of array_1Dx1D_bit is type a1Dx1D_bit is array (1 to 3) of bit_vector(1 to 4); constant table : a1Dx1D_bit := (('1', '1', '1', '1'), --15 ('0', '1', '0', '1'), -- 5 ('0', '1', '1', '1')); -- 7 begin --slice1 <= table(row)(column); --slice2 <= table(row)(1 to 2); --slice3 <= table(row)(1 to 4); --slice4 <= table(1 TO 3)(column); --slice4 <= table(1)(column) & table(2)(column) & table(3)(column); --gen : for i in 1 to 3 generate -- slice4(i) <= table(i)(column); --end generate; end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho (pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Altere o "Exemplo 3.7: Array de bits 2D" de modo a armazenar os bits do exemplo anterior e obtenha 3 vetores de saída, indicados pelos 3 endereços da colunas de entrada. Insira na matriz os mesmo bits que representam os valores do exemplo anterior. entity array_2D_bits is port ( row : in integer range 0 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_2D_bits is type a2D_bits is array (1 to 3, 1 to 4) of bit; constant table : a2D_bits := (('0', '0', '0', '1'), ('1', '0', '0', '1'), ('1', '1', '0', '1') ); begin --slice1 <= table(row, column); --slice2 <= table(row, 1 TO 2); --slice3 <= table(row, 1 TO 4); --slice4 <= table(1 TO 3, column); --slice4 <= table(1, column) & table(2, column) & tabl --gen : for i in 1 to 3 generate -- slice4(i) <= table(i, column); --end generate; end architecture; Analise o RTL, TechMap, numero de elementos lógicos utilizados, número de pinos utilizados e o tempo de máximo de propagação. Faça um desenho(pode ser manual) que represente o ARRAY declarado. Quantos bits são necessários para representar esse ARRAY? Realize a simulação funcional para verificar que o circuito funciona Ao final salve o projeto em um arquivo QAR (sugestão AE8.QAR) Procure comparar os resultados obtidos nos três circuitos. Dica Para acessar linhas ou colunas de uma matriz 1D x 1D ou 2D veja o código abaixo: --Acessando uma linha de uma matriz gen1 : for j in 1 to 4 generate slice3(j) <= table(row, j); end generate; -- Acessando uma coluna de uma matriz gen2 : for i in 1 to 3 generate slice4(i) <= table(i, column); end generate; Entregas Envie o arquivo QAR contendo todos os arquivos necessário para compilar e simular. Entregue um PDF contendo relato simples dos resultados, imagens e análise desses resultados e um conclusão. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.

AE9 - Calculadora básica implementada no kit DE2-115

AE9 - Calculadora básica implementada no kit DE2-115

Objetivos Estudar as limitações dos operadores aritméticos de (+, -, *, / e REM) Desenvolver soluções para sinalizar erro, evitar erro ou aplicar saturação na saída Analisar a área ocupado pelo circuito e também o máximo tempo de propagação Programar o kit DE2-115 para atuar como calculadora básica de 4 operações Procedimento de laboratório Passo 1 Adaptar o "Exercício: Multiplicador/Divisor/Somador/Subtrator" para uma calculadora de 4 operações com números com sinal. Defina para as entradas a e b um total de 8 bits Incluir a seleção do resultado a ser mostrado nos leds verdes. Unifique os 3 tipos de erro em uma única saída e use como sinalização de erro o led que fica entre os displays de sete segmentos. Usar as chaves deslizantes para as entradas a e b, e sinalizar nos led acima das chaves o estado das chaves. Usar as chaves de contato momentâneo "PUSH BUTTON" para escolher a operação (+, -, *, /) Usar os leds Vermelhos para mostrar os resultados da operação selecionada. No caso da divisão mostrar o quociente seguido do resto nestes leds. Fazer a simulação funcional para se assegurar que a calculadora funciona. Passo 2 Preparando para gravar o circuito lógico no FPGA Escolher o DEVICE: EP4CE115F29C7 Selecionar os pinos correspondentes as entradas e as saídas ver Interfaces de entrada e saída da DE2-115 Programando o FPGA através da USB-Blaster Note no diagrama esquemático que os PUSH BUTTON estão normalmente em UM e passam para ZERO quando acionados. Passo 3 - Circuito com overflow Realizar os seguintes testes, acionando as chaves e observando o resultado nos LEDs: Carregar valores nas chaves de entrada e observar o resultado ao acionar os PUSH BUTTON. De preferencia coloque valores que produzam erros de soma, subtração e divisão também. Use os mesmos valores que você usou na simulação. Passo 4 - Circuito com saturação e sinalização de erro Repita o Passo 3, com o circuito que inclui a saturação e o bit de erro. Relatório Técnico Documentar o experimento em um relatório técnico que contenha no mínimo: identificação (título, disciplina, data, autores); introdução; descrição do procedimento realizado; resultados obtidos (com imagens dos itens importantes) e análise dos resultados; conclusão. apêndice (se desejar pode ser disponibilizados vídeos do funcionamento do circuito nos Passos 3 e 5 O relatório deve também responder as questões levantadas e mostrar que os objetivos apresentados na introdução foram atendidos.