DLP1-EngTel (página)
Revisão de 13h10min de 23 de março de 2016 por Moecke (discussão | contribs) (→Registro on-line das aulas)
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
- Link curto http://bit.ly/IFSC-DLP29006
- Carga horária, Ementas, Bibliografia, Professores
- Cronograma de atividades
- Plano de Ensino
Registro on-line das aulas
Unidade 1
- Aula 1 (23 Mar)
- Dispositivos lógicos programáveis.
- Bases da linguagem VHDL.
- Tipos de dados, libraries, conversão de tipos, operadores, atributos.
- Código VHDL concorrente e sequencial.
- Projeto hierárquico.
- Simulação e Testbench
- Maquina de estado finita (FSM).
- Projeto Final de circuitos lógicos.
- Avaliações.
Avaliações
- Avaliação A1 - Unidade 2, 3 e 4 (20 Nov 2015) - Local: Lab Programação.
- Avaliação A2 - Unidade 5, 6 e 8 (16 Fev 2016) - Local: Lab Programação.
- Recuperação R1-2 - Unidade 2 a 6 e 8 (15 Mar 2016) - Local: Lab Programação.
- A Recuperação R1-2 é obrigatória para os alunos que tem conceito "D" nas avaliações A1 e A2, ou conceito "D" em uma das avaliações e "C" na outra.
- As avaliações são com consulta a todo tipo de material impresso ou digital. O aluno tem 5 minutos para preparar o computador depois disso a rede será desconectada.
- Ao final do avaliação o aluno deverá enviar para o email do professor os arquivos solicitados.
- Entrega dos diversos trabalhos ao longo do semestre AE1 a AE3.
- Projeto Final AE4. Tem peso equivalente a duas avaliações, sendo avaliado nos quesitos: 1) Implementação do Sistema, 2) Documentação, 3) Avaliação Global do aluno no projeto.
Atividades extra
Neste tópico serão listadas as atividades extras que os alunos da disciplina deverão realizar ao longo do curso. É importante observar o prazo de entrega, pois os conceitos serão reduzidos conforme o atraso na entrega. Para a entrega no prazo os conceitos possíveis são (A, B, C, D). Entrega com até uma semana de atraso (B, C, D). Entrega com até duas semanas de atraso (C ou D). Entrega com mais de duas semanas de atraso (D).
PARA ENTREGAR
| AE4 - Projeto Final de Hardware (prazo 16/03/2016) |
|---|
|
JÁ ENCERRADAS
| AE1 - Temas relacionados aos DLPs (prazo 06/11/2015) |
|---|
|
| AE2 - Resolução dos exercícios do Capítulo 2 (prazo 28/10/2015) |
|---|
|
| AE3 - Otimização de Hardware usando valores DON'T CARE (prazo 18/11/2015) |
|---|
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY circuit IS
PORT (x: IN STD_LOGIC_VECTOR(1 DOWNTO 0);
y: OUT STD_LOGIC_VECTOR(1 DOWNTO 0));
END ENTITY;
ARCHITECTURE circuit OF circuit IS
BEGIN
y <= "00" WHEN x="00" ELSE
"01" WHEN x="10" ELSE
"10" WHEN x="01" ELSE
"--";
END ARCHITECTURE;
|
ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
| EL1 - Resolução dos exercícios do Cap 3 |
|---|
|
| EL2 - Resolução dos exercícios do Cap 4 |
|---|
|
| EL3 - Resolução dos exercícios do Cap 5 |
|---|
|
| EL4 - Resolução dos exercícios do Cap 6 |
|---|
|
| EL5 - Resolução dos exercícios/exemplos do Cap 7 |
|---|
|
| EL6 - Resolução dos exercícios/exemplos do Cap 8 |
|---|
|
| EL7 - Resolução dos exercícios do Cap 9 |
|---|
|
ARTIGOS ENTREGUES
- 2015-2
- DLPs: passado, presente e futuro (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira)
- Transitores CMOS, história e tecnologia (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva)
- Linguagens de Descrição de Hardware: Tipos e Características (João Vitor Rodrigues, Marcus Vinicius Bunn)
- Fabricantes e ferramentas para programação de DLPs (Ronaldo João Borges, Roicenir Girardi Rostirolla)
- Interface JTAG (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira)
- 2015-1
- Formas como PLDs são Programados
- EPROM - EEPROM Dispositivos Lógicos Programáveis
- Aplicações de antifusíveis e PROMs na programação de PDLs
REFERENCIAS
Recursos de Laboratório
Quartus/Modelsim/QSIM
Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Links auxiliares
- Aritmética com vetores em VDHL
- Preparando para gravar o circuito lógico no FPGA
- Dicas de como eliminar o repique das chaves mecânicas
- Materiais da ALTERA para Quartus II 13.1
- Modelo para uso em relatórios
- Configuração e uso do Time Quest Analyser
- Configuração e uso do Signal Tap
- DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke
- DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke
Livros/Resumos sobre VHDL
- Regras de codificação em VHDL
- VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
- VHDL Math Tricks of the Trade by Jim Lewis
- VHDL QUICK REFERENCE CARD - Qualis (r2.1)
- VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)
- Listagem dos packages
- Palavras reservadas
- Atributos predefinidos
- Aritmética em VHDL
Packages não padronizados
- Std logic arith.vhd by Synopsys
- std_logic_arith.vhd by Synopsys
- std_logic_arith.vhd by Mentor Graphics
- std_logic_arith.vhd by Vinaya
- Std logic unsigned.vdh by Synopsys
- std_logic_unsigned.vhd by Synopsys
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- ModelSim InfoHub - Software Version v10.2c
- ModelSim Quick Video Demo - precisa fazer login na Mentor Graphics.
- ModelSim® Tutorial -v10.0d
- ModelSim® Reference Manual -v10.0d
- ModelSim® User’s Manual -v10.0d
- ModelSim® Quick Guide -v10.0d
- ModelSim® SE GUI Reference Manual -v10.2c
Fabricantes de DLPs
- Altera, new Altera
- Xilinx, PLDs
- Lattice
- Microsemi
- Atmel
- Achronix
- Tabula, Who killed the FPGA startup Tabula semiconductor?
- Market share 2013
- INTEL
Fabricantes de kits com DLPS
Padrões IEEE para o VDHL
Os padrões IEEE [3]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: 1164,1076
- IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
- IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual
- IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
- IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support, REDLINE
- IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
- IEEE Standard VHDL Analog and Mixed-Signal Extensions
- IEEE Standard VHDL Synthesis Packages
- IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual
- IEEE Std 1076.2-1996: IEEE Standard VHDL Mathematical Packages
Packages da IEEE
Referências Bibliográficas:
- ↑ Erro de citação: Marca
<ref>inválida; não foi fornecido texto para as refs chamadasPEDRONI2010b