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Edição das 12h28min de 14 de fevereiro de 2017
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
- Link curto http://bit.ly/IFSC-DLP29006
- Carga horária, Ementas, Bibliografia, Professores
- Cronograma de atividades
- Plano de Ensino
Registro on-line das aulas
Avaliações
- Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes I.
- Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes I.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD. Dica use também como fonte de consulta os templates do Quartus.
- Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes I.
- Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.
- Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
- Projeto Final APF (XX/XX/2017).
Atividades extraclasse
Neste tópico serão listadas as atividades extraclasse que os alunos/equipes deverão realizar ao longo do semestre.
PARA ENTREGAR
| AE1 - Temas relacionados aos DLPS (Prazo de entrega do resumo (500 caracteres/ 1 pagina): 09 setembro 2016 até as 23:59), Prazo de entrega do artigo: 07 de outubro de 2016 |
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Sempre que for entregar algum exercicio ou projeto em arquivos VHDL, insira no inicio do arquivo um cabeçalho indicando os autores, e data.
-- Nome do Exercício ou Projeto
-- AUTOR(ES): Fulano de Tal e Sicrano de Tal
-- DATA: DD MMM AAAA
-- DISCIPLINA: DLP29006 - ENG. TELECOMUNICAÇOES IFSC
-- FILE: Nome_do_arquivo.vhd
-- Uma breve descrição do que o código faz pode ver em seguida
-- ...
-- ...
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ARTIGOS ENTREGUES
- 2016-2
- 2016-1
- Arquitetura FPGAs e CPLDs da ALTERA (André Felippe Weber, Helenluciany Cechinel, Maria Luiza Theisges)
- Aplicações de FPGA em Robótica (Letícia Aparecida Coelho, Katharine Schaeffer Fertig, Kristhine Schaeffer Fertig)
- FPGA aplicado a aviônica: Problemas e soluções (Gabriel Cantu, Lucas Lucindo, Thiago Grisolfi)
- Aplicações na Área Espacial (Marcos Vinicios Pinho, Fabiano Kraeamer, Iago Soares)
- Arquitetura FPGAs e CPLDs da XILINK (Anderson Demetrio, Gustavo Constante, Tamara Arrigoni)
- 2015-2
- DLPs: passado, presente e futuro (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira)
- Transitores CMOS, história e tecnologia (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva)
- Linguagens de Descrição de Hardware: Tipos e Características (João Vitor Rodrigues, Marcus Vinicius Bunn)
- Fabricantes e ferramentas para programação de DLPs (Ronaldo João Borges, Roicenir Girardi Rostirolla)
- Interface JTAG (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira)
- 2015-1
ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
EL1 - Resolução dos exercícios do Cap 3
- Resolva os exercícios do capítulo 3 (1, 2, 9, 11, 12, 13, 14-17, 18, 20, 22, 23-30) pag. 81 a 89
EL2 - Resolução dos exercícios do Cap 4
- Resolva os exercícios do capítulo 4 (4-8, 9, 10-11, 13, 15-16, 17 ) pag. 115 a 120
EL3 - Resolução dos exercícios do Cap 5
- Resolva os exercícios do capítulo 5 (1, 2, 3, 4, 6, 7, 8-9, 10-11, 14-16, 17-18, 19 ) pag. 144 a 150
Recursos de Laboratório
Quartus/Modelsim/QSIM
Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Links auxiliares
- Aritmética com vetores em VDHL
- Preparando para gravar o circuito lógico no FPGA
- Palavras reservadas do VHDL
- Dicas de como eliminar o repique das chaves mecânicas
- Dicas para resolver ERROS de síntese do VHDL no Quartus II
- Materiais da ALTERA para Quartus II 13.1
- Modelo para uso em relatórios
- Configuração e uso do Time Quest Analyser
- Configuração e uso do Signal Tap
- Calculadora de Complemento de 2
Livros/Resumos sobre VHDL
- Regras de codificação em VHDL
- VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
- VHDL Math Tricks of the Trade by Jim Lewis
- VHDL QUICK REFERENCE CARD - Qualis (r2.1)
- VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)
- VDHL ref
- VHDL Golden Reference Guide
- Listagem dos packages
- Palavras reservadas
- Atributos predefinidos
- Aritmética em VHDL
Packages não padronizados
- Std logic arith.vhd by Synopsys
- std_logic_arith.vhd by Synopsys
- std_logic_arith.vhd by Mentor Graphics
- std_logic_arith.vhd by Vinaya
- Std logic unsigned.vdh by Synopsys
- std_logic_unsigned.vhd by Synopsys
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- ModelSim InfoHub - Software Version v10.2c
- ModelSim Quick Video Demo - precisa fazer login na Mentor Graphics.
- ModelSim® Tutorial -v10.0d
- ModelSim® Reference Manual -v10.0d
- ModelSim® User’s Manual -v10.0d
- ModelSim® Quick Guide -v10.0d
- ModelSim® SE GUI Reference Manual -v10.2c
Fabricantes de DLPs
Fabricantes de kits com DLPS
Leituras recomendadas
- USE OF FIELD PROGRAMMABLE GATE ARRAY TECHNOLOGY IN FUTURE: SPACE AVIONICS, Roscoe C. Ferguson, Robert Tate, NASA.
- Expect a Breakthrough Advantage in NextGeneration FPGAs, Stephen Lim, ALTERA.
- A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services, Microsoft.
Padrões IEEE para o VDHL
Os padrões IEEE [3]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: 1164,1076
- IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
- IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual
- IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
- IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support, REDLINE
- IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
- IEEE Standard VHDL Analog and Mixed-Signal Extensions
- IEEE Standard VHDL Synthesis Packages
- IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual
- IEEE Std 1076.2-1996: IEEE Standard VHDL Mathematical Packages
Packages da IEEE
Registro Diário e Avaliação Anteriores
Referências Bibliográficas: