Mudanças entre as edições de "DLP1-EngTel (página)"

Edição das 15h41min de 9 de fevereiro de 2017

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Registro on-line das aulas

Unidade 1

Aula 1 (11 Ago)

Apresentação da disciplina

Introdução aos dispositivos lógicos programáveis:

Conceito, tipos de PLDs

SPLD: PAL, PLA e GAL
CPLDs

Exemplos de PLDs

Figura 1.1 - Macrobloco do PLD EP300 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html

Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf

Figura 1.3 - Architetura do PLD EP1800 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf

Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf FONTE:

Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html

Ver Dispositivos Lógicos Programáveis - Kamila Rose da Silva, IFSC

Ver In the befinning - ALTERA

Ver ALTERA history

Ver pag. 413 a 422 de ^[1]

Ver pag. 495 a 499 de ^[2]

Avaliações

Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes I.
Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes I.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD. Dica use também como fonte de consulta os templates do Quartus.

Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes I.

Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.

Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
Projeto Final APF (XX/XX/2017).

Atividades extraclasse

Neste tópico serão listadas as atividades extraclasse que os alunos/equipes deverão realizar ao longo do semestre.

PARA ENTREGAR

Sempre que for entregar algum arquivo em VHDL, insira um cabeçalho indicando os autores, e data. Sugestão:

-- Nome do Exercício ou Projeto
-- AUTOR(ES): 
-- DATA: DD MMM 20XX
-- DISCIPLINA: DLP29006 - ENG. TELECOMUNICAÇOES IFSC
-- FILE: Nome_do_arquivo.vhd

</syntaxhighlight>





 AE1 - Temas relacionados aos DLPS (Prazo de entrega do resumo (500 caracteres/ 1 pagina):  09 setembro 2016 até as 23:59), Prazo de entrega do artigo: 07 de outubro de 2016



Formar equipes com 2 ou 3 alunos, e em conjunto façam uma pesquisa sobre um tema relacionado a DLPs.
TEMA 1 -
TEMA 2 -
TEMA 3 -
TEMA 4 -
TEMA 5 -
TEMA 6 -
TEMA 7 -
TEMA 8 -
INSPIRAÇÃO para temas:
https://www.altera.com/about/company/history.html
https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
https://www.altera.com/products/fpga/new-to-fpgas/resource-center/overview.html
http://www.extremetech.com/extreme/184828-intel-unveils-new-xeon-chip-with-integrated-fpga-touts-20x-performance-boost
https://www.altera.com/products/fpga/overview.html
https://www.altera.com/products/cpld/max-series.html
https://www.altera.com/solutions/industry.html
http://www.xilinx.com/training/fpga/fpga-field-programmable-gate-array.htm
http://www.springer.com/cda/content/document/cda_downloaddocument/9781461435938-c2.pdf
Architecture of FPGAs (Xilinx, Altera, Atmel, Lattice, etc). [1], [2]
http://ieeexplore.ieee.org/search/searchresult.jsp?queryText=fpga&newsearch=true
http://ieeexplore.ieee.org/search/searchresult.jsp?queryText=vhdl&newsearch=true
Escrever um artigo com 4 a 8 páginas A4. O artigo deve ser completo, incluindo todas as referências utilizadas. Dê um título coerente ao artigo. Seja criativo.
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT. Outro modelo de artigo que pode ser utilizado é o da Elsevier.  Consulte também Uso do ShareLaTeX na IFSC-CLOUD.
Envie o resumo em pdf para (moecke AT ifsc.edu.br), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - resumo.
Envie o artigo em pdf para (moecke AT ifsc.edu.br), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - artigo.

ARTIGOS ENTREGUES

2016-2

2016-1

 Arquitetura FPGAs e CPLDs da ALTERA (André Felippe Weber, Helenluciany Cechinel, Maria Luiza Theisges)
 Aplicações de FPGA em Robótica (Letícia Aparecida Coelho, Katharine Schaeffer Fertig, Kristhine Schaeffer Fertig)
 FPGA aplicado a aviônica: Problemas e soluções (Gabriel Cantu, Lucas Lucindo, Thiago Grisolfi)
 Aplicações na Área Espacial (Marcos Vinicios Pinho, Fabiano Kraeamer, Iago Soares)
 Arquitetura FPGAs e CPLDs da XILINK (Anderson Demetrio, Gustavo Constante, Tamara Arrigoni)

2015-2

 DLPs: passado, presente e futuro (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira)
 Transitores CMOS, história e tecnologia (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva)
 Linguagens de Descrição de Hardware: Tipos e Características (João Vitor Rodrigues, Marcus Vinicius Bunn)
 Fabricantes e ferramentas para programação de DLPs (Ronaldo João Borges, Roicenir Girardi Rostirolla)
 Interface JTAG (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira)

2015-1

 Formas como PLDs são Programados
 EPROM - EEPROM Dispositivos Lógicos Programáveis
 Aplicações de antifusíveis e PROMs na programação de PDLs

ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO

Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.





 EL1 - Resolução dos exercícios do Cap 3



Resolva os exercícios do capítulo 3 (1, 2, 9, 11, 12, 13, 14-17, 18, 20, 22, 23-30) pag. 81 a 89





 EL2 - Resolução dos exercícios do Cap 4



Resolva os exercícios do capítulo 4 (4-8, 9, 10-11, 13, 15-16, 17 ) pag. 115 a 120





 EL3 - Resolução dos exercícios do Cap 5



Resolva os exercícios do capítulo 5 (1, 2, 3, 4, 6, 7, 8-9, 10-11, 14-16, 17-18, 19 ) pag. 144 a 150

Recursos de LaboratórioQuartus/Modelsim/QSIM

Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX.  Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD.  Atualmente a forma mais eficiente de acesso é através do Cliente X2GO.  O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).

Sharelatex

Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.

Links auxiliares

Aritmética com vetores em VDHL
Preparando para gravar o circuito lógico no FPGA
Palavras reservadas do VHDL
Dicas de como eliminar o repique das chaves mecânicas
Dicas para resolver ERROS de síntese do VHDL no Quartus II
Materiais da ALTERA para Quartus II 13.1
Modelo para uso em relatórios
Configuração e uso do Time Quest Analyser
Configuração e uso do Signal Tap
Calculadora de Complemento de 2
DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke
DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke
DLP29006-Engtelecom(2016-1) - Prof. Marcos Moecke
DLP29006-Engtelecom(2016-2) - Prof. Marcos Moecke

Livros/Resumos sobre VHDL

Regras de codificação em VHDL
 VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
VHDL Math Tricks of the Trade by Jim Lewis
 VHDL QUICK REFERENCE CARD - Qualis (r2.1)
 VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)
VDHL ref
VHDL Golden Reference Guide
Listagem dos packages
Palavras reservadas
Atributos predefinidos
Aritmética em VHDL

Packages não padronizados

Std logic arith.vhd by Synopsys
std_logic_arith.vhd by Synopsys
std_logic_arith.vhd by Mentor Graphics
std_logic_arith.vhd by Vinaya

Std logic unsigned.vdh by Synopsys
std_logic_unsigned.vhd by Synopsys

Simulador Modelsim

Site Mentor Graphics - Software Version 10.0
ModelSim InfoHub - Software Version v10.2c

ModelSim Quick Video Demo - precisa fazer login na Mentor Graphics.
ModelSim® Tutorial -v10.0d
ModelSim® Reference Manual -v10.0d
ModelSim® User’s Manual -v10.0d
ModelSim® Quick Guide -v10.0d
ModelSim® SE GUI Reference Manual -v10.2c

Fabricantes de DLPs

Altera, new Altera
Xilinx, PLDs
Lattice
Microsemi
Atmel
Achronix
Tabula, Who killed the FPGA startup Tabula semiconductor?
Market share 2013
INTEL

Fabricantes de kits com DLPS

MACNICA
TERASIC

Leituras recomendadas

USE OF FIELD PROGRAMMABLE GATE ARRAY TECHNOLOGY IN FUTURE: SPACE AVIONICS, Roscoe C. Ferguson, Robert Tate, NASA.
Expect a Breakthrough Advantage in NextGeneration FPGAs, Stephen Lim, ALTERA.
A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services, Microsoft.

Padrões IEEE para o VDHL

Os padrões IEEE [3]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: 1164,1076

IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual
IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support, REDLINE
IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
IEEE Standard VHDL Analog and Mixed-Signal Extensions
IEEE Standard VHDL Synthesis Packages
IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual
IEEE Std 1076.2-1996:  IEEE Standard VHDL Mathematical Packages

Packages da IEEE

Std logic 1164.vhd
Numeric std.vhd

Referências Bibliográficas:


↑  PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 

↑  PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p.  ISBN  9780262014335


Curso de Engenharia de Telecomunicações

[PEDRONI2010a-1] PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657

[PEDRONI2010b-2] PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335

[1]

[2]

@@ Linha 43: / Linha 43: @@
 ==Avaliações==
-*Avaliação A1 - Unidade 2 a 4 (13/10/2016) - Local: Lab Redes II.
+*Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes I.
-*Avaliação A2 - Unidade 5 a 7 (XX/XX/2016) - Local: Lab Redes II.
+*Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes I.
 ::As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues  [[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] e [[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]].  Dica use também como fonte de consulta os '''templates''' do Quartus.
-*Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2016) - Local: Lab Redes II.
+*Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes I.
 ::Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.
 *Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
-*Projeto Final APF (XX/XX/2016).
+*Projeto Final APF (XX/XX/2017).
 ===Atividades extraclasse===
@@ Linha 55: / Linha 55: @@
 ====PARA ENTREGAR====
+Sempre que for entregar algum arquivo em VHDL, insira um cabeçalho indicando os autores, e data.
+Sugestão:
+<code>
+------------------------------------------------------------------
+-- Nome do Exercício ou Projeto
+-- AUTOR(ES):
+-- DATA: DD MMM 20XX
+-- DISCIPLINA: DLP29006 - ENG. TELECOMUNICAÇOES IFSC
+-- FILE: Nome_do_arquivo.vhd
+------------------------------------------------------------------
+</syntaxhighlight>
 {{collapse top | AE1 - Temas relacionados aos DLPS (Prazo de entrega do resumo (500 caracteres/ 1 pagina):  09 setembro 2016 até as 23:59), Prazo de entrega do artigo: 07 de outubro de 2016}}
 * Formar equipes com 2 ou 3 alunos, e '''em conjunto''' façam uma pesquisa sobre um tema relacionado a DLPs.
-:'''TEMA 1''' -  FPGA x Microprocessador - Vantagens e desvantagens (Daniel e Nelson)
+:'''TEMA 1''' -
-:'''TEMA 2''' -  Analisadores lógicos em FPGA (Mateus, Paula e Andrey)
+:'''TEMA 2''' -
-:'''TEMA 3''' -  Simuladores de VHDL (Modelsim e QSIM) (Bruno e Murilo)
+:'''TEMA 3''' -
-:'''TEMA 4''' -  Processamento de vídeo em FPGA(Mathias, Lucas e Henrique)
+:'''TEMA 4''' -
-:'''TEMA 5''' -  FPGA na industria automotiva (Natalia e Luisa)
+:'''TEMA 5''' -
-:'''TEMA 6''' -  Aplicações em redes neurais (Jessica, Leticia e Gabriel S,)
+:'''TEMA 6''' -
-:'''TEMA 7''' -  Aplicação de Tecnologia de Segurança usando FPGA e SoCs(Kleiton, Gustavo W. e Gabriel W.)
+:'''TEMA 7''' -
-:'''TEMA 8''' -  Aplicações em Imagens Médicas (João, Alline e Layssa)
+:'''TEMA 8''' -
 ::INSPIRAÇÃO para temas:
 :*https://www.altera.com/about/company/history.html
@@ Linha 83: / Linha 94: @@
 * Envie o resumo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - resumo.
 * Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - artigo.
-{{collapse bottom}}
-{{collapse top | AE2 - Uso de código concorrente - ALU modificada (Prazo de entrega 30/09/2016)}}
-*Implemente em VHDL uma Unidade de Lógica e Aritmética que tem como entrada os sinais A e B e que execute as seguintes instruções lógicas e aritméticas conforme o '''opcode''' de entrada:
-;Unidade Lógica:
-{| class="wikitable"  border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef"
-! scope="col" width=20% align="center"| Instrução
-! scope="col" width=20% align="center"| Operação
-! scope="col" width=20% align="center"| opcode
-! scope="col" width=10% align="center"| GRUPO
-|-
-| Complemento de A || Y = not A || 00000 || 1
-|-
-| Complemento de B || Y = not B || 00001 || 2
-|-
-| And || Y = A nand B || 00010 || 3
-|-
-| Nand || Y = A and B || 00011 || 4
-|-
-| Or || Y = A nor B || 00100 || 1
-|-
-| Nor || Y = A or B || 00101 || 2
-|-
-| Xor || Y = A xor B || 00110 || 3
-|-
-| Xnor || Y = A xnor B || 00111 || 4
-|}
-;Unidade Aritmética: (onde os valores de A e B podem ser positivos ou negativos)
-{| class="wikitable"  border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef"
-! scope="col" width=20% align="center"| Instrução
-! scope="col" width=20% align="center"| Operação
-! scope="col" width=20% align="center"| opcode
-! scope="col" width=10% align="center"| GRUPO
-|-
-| Transfere A || Y = A || 01000 || 1
-|-
-| Transfere B || Y = B || 10001 || 2
-|-
-| complemento-2 de A || Y = -A || 01001 || 3
-|-
-| complemento-2 de B || Y = -B || 10001 || 4
-|-
-| Incrementa A || Y = A + 1 || 01010 || 1
-|-
-| Decrementa A || Y = A - 1 || 01011 || 2
-|-
-| Incrementa B || Y = B + 1 || 10010 || 3
-|-
-| Decrementa B || Y = B - 1 || 10011 || 4
-|-
-| Soma A e B|| Y = A + B || 11000 || 1,2,3,4
-|-
-| Subtrai B de A|| Y = A - B || 11001 || 1,3
-|-
-| Subtrai A de B|| Y = B - A || 11010 || 2,4
-|-
-| LSB da Multiplicação de A e B || Y = A * B || 11011 ||1,2
-|-
-| MSB da Multiplicação de A e B || Y = A * B || 11100 ||3,4
-|-
-| Dobra o valor A || Y = A * 2 || 01100 || 1
-|-
-| Dobra o valor B || Y = B * 2 || 10100 || 2
-|-
-| Metade do valor A || Y = A / 2 || 01101 || 3
-|-
-| Metade do valor B || Y = B / 2 || 10101 || 4
-|-
-| Divisão de A / B || Y = A / B || 11101 || 1,2,3,4
-|-
-| Resto da Divisão de A / B || Y = A REM B || 11110 || 1,2,3,4
-|}
-* A ENTITY deverá ter a seguinte interface:
-<syntaxhighlight lang=matlab>
-ENTITY alu IS
-GENERIC (N: INTEGER := 4); --word bits
-PORT (
-	A, B: IN STD_LOGIC_VECTOR(N-1 DOWNTO 0);
-	opcode: IN STD_LOGIC_VECTOR(4 DOWNTO 0);
-	Y: OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0));
-END ENTITY;
-</syntaxhighlight>
-* Proponha uma ARCHITECTURE que implemente a ALU (Dica: utilize o tipo de dado tipo '''integer''').
-* Escolha no FACEBOOK um dos GRUPOS de instruções indicados pelos números 1, 2, 3 e 4 na coluna GRUPO.
-* Na multiplicação LSB são os N bits menos significativos do resultado, e MSB são os N bits mais significativos do resultado.  Por exemplo se o resultado tem 10 bits "1001001011" MSB = "10010" e LSB = "01011".
-* Anote o número de Elementos Lógicos (ou ALUTs) utilizados [Compilation Report > Flow Summary].
-* Verifique o código RTL gerado [Tools > Netlist Viewers > RTL Viewer]
-* Faça a simulação funcional no QSIM com 8 pares de valores (use os valores mínimos e máximos e outros pares de valores representáveis) e verifique se o resultado das operações está correto. Teste cada instrução (opcode) em separado.
-* Analise os resultados obtidos para entradas com 4 bits. Verifique os casos em que há ''overflow''.
-* Escreva um relatório contendo o código VHDL, a figura do circuito RTL, as simulações funcionais solicitadas e uma análise dos resultados obtidos. Relate o número de elementos lógicos utilizados.
-* Envie o artigo em '''pdf''' e o '''qar''' para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE2 - Uso de código concorrente - ALU modificada.
-{{collapse bottom}}
-{{collapse top | AE3 -  Circuito de transmissão e recepção serial (Prazo de entrega: 27 Novembro 2016)}}
-* Formar equipes com 2 ou 3 alunos.
-* Escreva o código VHDL para implementar de modo hierárquico o sistema abaixo.
-<center>[[Arquivo:RTL_Serial_TX_RX.png| 800 px]]</center>
-* Os blocos verdes são componentes. Os nomes das portas do '''TOP LEVEL''' e de cada '''COMPONENT''' está indicado no diagrama.  Todos os sinais de portas devem usar o tipo '''STD_LOGIC(_VECTOR)'''.
-* Procure reutilizar os componentes que já foram realizados durante o semestre.
-* Realizar a simulação do sistema, transmitindo um sinal de 7 bits da entrada '''data_in''' para a saída '''data_out'''.
-* Como taxas de '''baud_rate''' utilize 1 bps e 1000 bps.
-* Implemente o sistema usando uma placa DE2-115.
-* Identifique cada arquivo VHD com um cabeçalho indicando os autores, e data. Sugestão:
-<code>
-------------------------------------------------------------------
--- Projeto de um serial_TX e serial_RX
--- AUTOR:
--- DATA: XX Nov 2016
--- DISCIPLINA: DLP29006 - ENG. TELECOMUNICAÇOES IFSC
--- FILE: Nome_do_arquivo.vhd
-------------------------------------------------------------------
-</syntaxhighlight>
-* Escreva um relatório técnico na forma de artigo com 4 a 6 paginas A4. O relatório deverá descrever o funcionamento do circuito e os testes de simulação e na placa realizados.
-* Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
-* Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE3 -  Circuito de transmissão e recepção serial.
-{{collapse bottom}}
-{{collapse top | expand = true | APF - Projeto Final de Hardware (prazo final da documentação 19/12/2016 as 23:59, apresentação do projeto final no kit DE2-115 20/12/2016)}}
-* ATENÇÃO!!! Houve uma mudança na atividade deste projeto.  A parte adicional que estava proposta para cada equipe não precisa mais ser realizada, pois a maioria das equipes não tem ainda um circuito transmissor e receptor funcionando de forma integrada com diferentes baud-rates. Por isso, o projeto final será simplicado e será apenas a continuidade/finalização da AE3.
-* Após ter o sistema de transmissão e recepção serial proposto em AE3 funcionando em simulação, cada equipe deverá para o projeto final fazer ainda:
-:* Implemente o sistema usando uma placa DE2-115 (Já previsto inicialmente)
-:* Utilize um sinal o sinal de clock de 50MHz para gerar os sinais de baud_rate de 1bps e 1000bps.
-:* utilize os displays conforme estabelecido na AE3.
-:* Para entrada de dados utilize as chaves deslizantes, utilizando 14 chaves como informação de entrada (use um mux para escolher os primeiros 7 bits ou os 7 últimos)
-:* Utilize uma das chaves deslizantes para selecionar o canal do mux.
-:* Utilize uma das chaves deslizantes para selecionar o baud rate.
-:* Utilize um led para monitorar a interface serial. (note que na taxa de 1bps é possível acompanhar a transmissão dos bits visualmente) outros leds podem ser utilizados para observar o dado transmitido e recebido (nas entrada e saída paralela), e também para o bit de paridade.
-* Escrever um relatório técnico na forma de artigo com 4 a 8 paginas A4. O relatório deverá descrever o funcionamento do circuito e os testes de simulação e na placa realizados.
-* Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
-* Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - APF - Projeto Final de Hardware.
-* Os projetos finais e alunos serão analisados em 5 quesitos:
-:*Correção do projeto, atendimento as especificações e requisitos do sistema.
-:*Documentação do projeto.
-:*Implementação no kit DE2-115.
-:*Apresentação do projeto.
-:*Avaliação individual do aluno no projeto.
 {{collapse bottom}}

Mudanças entre as edições de "DLP1-EngTel (página)"

Edição das 15h41min de 9 de fevereiro de 2017

Índice

Registro on-line das aulas

Unidade 1

Avaliações

Atividades extraclasse

PARA ENTREGAR

ARTIGOS ENTREGUES

ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO

Recursos de Laboratório

Quartus/Modelsim/QSIM

Sharelatex

Links auxiliares

Livros/Resumos sobre VHDL

Packages não padronizados

Simulador Modelsim

Fabricantes de DLPs

Fabricantes de kits com DLPS

Leituras recomendadas

Padrões IEEE para o VDHL

Packages da IEEE

Referências Bibliográficas:

Menu de navegação

Pesquisa