SST20707-2013-2

1 Síntese de Sistemas de Telecomunicações: Diário de Aula 2013-2

Professor: Roberto de Matos
Encontros: 3ª feira 9:40 e 6ª feira 7:30
Atendimento paralelo: 4ª feira das 13:30 às 15:20.

• Ementa e referências bibliográficas

1.1 Assuntos trabalhados

• Introdução aos dispositivos lógicos programáveis
• Introdução à tecnologia FPGA
• Introdução a linguagem VHDL

1.2 Apoio Desenvolvimento

• Página DE2-115 (Manual, QSF)

1.3 Slides

• Slides de Introdução
• Fluxo de Projeto Quartus
• Introdução à Linguagem VHDL

2 1ª Aula: Apresentação

• Apresentação do professor.
• Apresentação dos alunos: Nome, perfil, preferências, etc.
• Apresentação da disciplina: conteúdo, bibliografia e avaliação.
• Aula Introdutória:
  • Por que dispositivos lógicos programáveis?
  • Histórico

3 2ª Aula: Desenvolvimento com PLDs

• Famílias de Componentes Lógicos Programáveis
• Arquitetura dos FPGAS
• Introdução ao Fluxo de Projeto do Quartus

4 3ª Aula: Laboratório Quartus

• Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
• Exercício: Projeto, Simulação e Teste do meio-somador

5 4ª Aula: Introdução à Linguagem VHDL

• Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
• Apresentação da Linguagem VHDL
• Conceitos de entidade (entity) e arquitetura (architecture)

6 5ª Aula: Projetando com VHDL

• Estudo de caso: Meio Somador em VHDL
• Exercício: Manipulação do LCD utilizando VHDL