DLP29006-Engtelecom(2020-1) - Prof. Marcos Moecke

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

1 Registro on-line das aulas

1.1 Unidade 1 - Introdução a disciplina

• 3 AULAS

Unidade 1 - Introdução a disciplina

Aula 1 (10 fev) Apresentação da disciplina Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A página da disciplina de DLP1 contem os materiais que não alteram entre semestre. Nesta página está o Registro Diário e Avaliação, que varia de semestre para semestre. Para a realização e entrega das atividades será utilizada a Plataforma Moodle de DLP29006. Chave para auto inscrição (engtelecom2020-1) Aula 2 (12 fev) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.3 - Architetura do PLD EP1800 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ler também: Ler *Níveis lógicos Ler In the beginning - ALTERA Ler ALTERA history Aula 3 (14 fev) Acesso a nova nuvem do IFSC Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET, Produção do FinFET, [1], Apple's 'A12' chip reportedly in production using 7nm process from TSMC GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, [2] http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

2 Avaliações

2.1 Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

2.2 Avaliação A1

• Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
• Data da avaliação (xx/xx/2020) - Local: LabSiDi.

2.3 Avaliação A2

• Conteúdo avaliado serão as unidades 5 a 8 (Cap 6 a 10)
• Data da avaliação (xx/xx/2020) - Local: LabSiDi.

2.4 Recuperação R12

• Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
• Conteúdo avaliado será as unidades 2 a 8
• Data da avaliação (XX/XX/2020) - Local: LabSiDi.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

2.5 Estudos livres sem entrega de documentação (EL)

• Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.

3 Referências Bibliográficas:

Curso de Engenharia de Telecomunicações