Mudanças entre as edições de "DLP1-EngTel (página)"
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+ | ::Ver pag. 413 a 422 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref> | ||
+ | ::Ver pag. 495 a 499 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ||
==Avaliações== | ==Avaliações== | ||
− | *Avaliação A1 - Unidade 2 a 4 ( | + | *Avaliação A1 - Unidade 2 a 4 (XX/XX/2016) - Local: Lab Redes II. |
− | *Avaliação A2 | + | *Avaliação A2 - Unidade 5 a 7 (XX/XX/2016) - Local: Lab Redes II. |
− | ::As avaliações A1 e A2 | + | ::As avaliações A1 e A2 são com consulta apenas as folhas [[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] e [[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]]. |
− | + | *Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2016) - Local: Lab Redes II. | |
− | + | ::Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados. | |
− | *Recuperação R1-2 - Unidade 2 a | + | *Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki |
+ | *Projeto Final APF (XX/XX/2016). | ||
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− | + | Neste tópico serão listadas as atividades extraclasse que os alunos/equipes deverão realizar ao longo do semestre. | |
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− | Neste tópico serão listadas as atividades | ||
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====PARA ENTREGAR==== | ====PARA ENTREGAR==== | ||
− | {{collapse top | AE1 - Temas relacionados aos | + | {{collapse top | AE1 - Temas relacionados aos DLPS (Prazo de entrega do resumo (500 caracteres/ 1 pagina): XX Agosto 2016, Prazo de entrega do artigo: XX setembro 2016)}} |
− | * Formar equipes com 2 ou 3 alunos, e '''em conjunto''' façam uma pesquisa sobre um | + | * Formar equipes com 2 ou 3 alunos, e '''em conjunto''' façam uma pesquisa sobre um tema relacionado a DLPs. |
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::INSPIRAÇÃO para temas: | ::INSPIRAÇÃO para temas: | ||
:*https://www.altera.com/products/fpga/new-to-fpgas/resource-center/overview.html | :*https://www.altera.com/products/fpga/new-to-fpgas/resource-center/overview.html | ||
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:*http://www.springer.com/cda/content/document/cda_downloaddocument/9781461435938-c2.pdf | :*http://www.springer.com/cda/content/document/cda_downloaddocument/9781461435938-c2.pdf | ||
:*Architecture of FPGAs (Xilinx, Altera, Atmel, Lattice, etc). [http://www.eecg.toronto.edu/~jayar/pubs/brown/survey.pdf], [http://isl.stanford.edu/groups/elgamal/abbas_publications/J029.pdf] | :*Architecture of FPGAs (Xilinx, Altera, Atmel, Lattice, etc). [http://www.eecg.toronto.edu/~jayar/pubs/brown/survey.pdf], [http://isl.stanford.edu/groups/elgamal/abbas_publications/J029.pdf] | ||
+ | :*http://ieeexplore.ieee.org/search/searchresult.jsp?queryText=fpga&newsearch=true | ||
+ | :*http://ieeexplore.ieee.org/search/searchresult.jsp?queryText=vhdl&newsearch=true | ||
− | * Escrever um | + | * Escrever um artigo com 4 a 6 páginas A4. O artigo deve ser completo, incluindo todas as referências utilizadas. Dê um título coerente ao artigo. Seja criativo. |
* Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd modelo de artigo no padrão ABNT]. | * Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd modelo de artigo no padrão ABNT]. | ||
− | * Envie o | + | * Envie o resumo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - resumo. |
− | * | + | * Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos DLPS - artigo. |
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{{collapse top | AE2 - Operações Aritméticas Básicas em VHDL (Prazo de entrega: 2 Maio 2016)}} | {{collapse top | AE2 - Operações Aritméticas Básicas em VHDL (Prazo de entrega: 2 Maio 2016)}} | ||
* Formar equipes com 2 ou 3 alunos. | * Formar equipes com 2 ou 3 alunos. | ||
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{{collapse top | AE3 - Unidade Aritmética em VHDL (Prazo de entrega: 20 Maio 2016)}} | {{collapse top | AE3 - Unidade Aritmética em VHDL (Prazo de entrega: 20 Maio 2016)}} | ||
* Formar equipes com 2 ou 3 alunos. | * Formar equipes com 2 ou 3 alunos. | ||
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+ | ====ARTIGOS ENTREGUES==== | ||
+ | ;2016-2: | ||
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+ | *[[Media:DLP29006-AE1-Tema1-2016-1.pdf | Arquitetura FPGAs e CPLDs da ALTERA]] (André Felippe Weber, Helenluciany Cechinel, Maria Luiza Theisges) | ||
+ | *[[Media:DLP29006-AE1-Tema2-2016-1.pdf | Aplicações de FPGA em Robótica]] (Letícia Aparecida Coelho, Katharine Schaeffer Fertig, Kristhine Schaeffer Fertig) | ||
+ | *[[Media:DLP29006-AE1-Tema3-2016-1.pdf | FPGA aplicado a aviônica: Problemas e soluções]] (Gabriel Cantu, Lucas Lucindo, Thiago Grisolfi) | ||
+ | *[[Media:DLP29006-AE1-Tema4-2016-1.pdf | Aplicações na Área Espacial]] (Marcos Vinicios Pinho, Fabiano Kraeamer, Iago Soares) | ||
+ | *[[Media:DLP29006-AE1-Tema5-2016-1.pdf | Arquitetura FPGAs e CPLDs da XILINK]] (Anderson Demetrio, Gustavo Constante, Tamara Arrigoni) | ||
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+ | ;2015-2: | ||
+ | *[[Media:DLP29006-AE1-Tema1-2015-2.pdf | DLPs: passado, presente e futuro]] (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira) | ||
+ | *[[Media:DLP29006-AE1-Tema2-2015-2.pdf | Transitores CMOS, história e tecnologia]] (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva) | ||
+ | *[[Media:DLP29006-AE1-Tema3-2015-2.pdf | Linguagens de Descrição de Hardware: Tipos e Características]] (João Vitor Rodrigues, Marcus Vinicius Bunn) | ||
+ | *[[Media:DLP29006-AE1-Tema4-2015-2.pdf | Fabricantes e ferramentas para programação de DLPs]] (Ronaldo João Borges, Roicenir Girardi Rostirolla) | ||
+ | *[[Media:DLP29006-AE1-Tema5-2015-2.pdf | Interface JTAG]] (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira) | ||
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+ | ;2015-1: | ||
+ | *[[Media:Formas como PLDs são Programados.pdf | Formas como PLDs são Programados]] | ||
+ | *[[Media:EPROM - EEPROM Dispositivos Lógicos Programáveis.pdf | EPROM - EEPROM Dispositivos Lógicos Programáveis]] | ||
+ | *[[Media:Aplicações de antifusíveis e PROMs na programação de PDLs.pdf | Aplicações de antifusíveis e PROMs na programação de PDLs]] | ||
====ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO==== | ====ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO==== | ||
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo. | Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo. | ||
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{{collapse top | EL1 - Resolução dos exercícios do Cap 2}} | {{collapse top | EL1 - Resolução dos exercícios do Cap 2}} | ||
*Resolva os exercícios do capítulo 2 (1, 2, 3) pag. 28 a 30 | *Resolva os exercícios do capítulo 2 (1, 2, 3) pag. 28 a 30 | ||
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*Resolva os exercícios da capítulo 9 (1-3, 6-9) pag. 238 a 239. | *Resolva os exercícios da capítulo 9 (1-3, 6-9) pag. 238 a 239. | ||
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==Recursos de Laboratório== | ==Recursos de Laboratório== |
Edição das 00h48min de 11 de agosto de 2016
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
- Link curto http://bit.ly/IFSC-DLP29006
- Carga horária, Ementas, Bibliografia, Professores
- Cronograma de atividades
- Plano de Ensino
Registro on-line das aulas
Unidade 1
- Aula 1 (11 Ago)
- Introdução aos dispositivos lógicos programáveis:
- Conceito, tipos de PLDs
- SPLD: PAL, PLA e GAL
- CPLDs
Avaliações
- Avaliação A1 - Unidade 2 a 4 (XX/XX/2016) - Local: Lab Redes II.
- Avaliação A2 - Unidade 5 a 7 (XX/XX/2016) - Local: Lab Redes II.
- As avaliações A1 e A2 são com consulta apenas as folhas VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD.
- Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2016) - Local: Lab Redes II.
- Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.
- Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
- Projeto Final APF (XX/XX/2016).
Atividades extraclasse
Neste tópico serão listadas as atividades extraclasse que os alunos/equipes deverão realizar ao longo do semestre.
PARA ENTREGAR
AE1 - Temas relacionados aos DLPS (Prazo de entrega do resumo (500 caracteres/ 1 pagina): XX Agosto 2016, Prazo de entrega do artigo: XX setembro 2016) |
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ARTIGOS ENTREGUES
- 2016-2
- 2016-1
- Arquitetura FPGAs e CPLDs da ALTERA (André Felippe Weber, Helenluciany Cechinel, Maria Luiza Theisges)
- Aplicações de FPGA em Robótica (Letícia Aparecida Coelho, Katharine Schaeffer Fertig, Kristhine Schaeffer Fertig)
- FPGA aplicado a aviônica: Problemas e soluções (Gabriel Cantu, Lucas Lucindo, Thiago Grisolfi)
- Aplicações na Área Espacial (Marcos Vinicios Pinho, Fabiano Kraeamer, Iago Soares)
- Arquitetura FPGAs e CPLDs da XILINK (Anderson Demetrio, Gustavo Constante, Tamara Arrigoni)
- 2015-2
- DLPs: passado, presente e futuro (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira)
- Transitores CMOS, história e tecnologia (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva)
- Linguagens de Descrição de Hardware: Tipos e Características (João Vitor Rodrigues, Marcus Vinicius Bunn)
- Fabricantes e ferramentas para programação de DLPs (Ronaldo João Borges, Roicenir Girardi Rostirolla)
- Interface JTAG (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira)
- 2015-1
- Formas como PLDs são Programados
- EPROM - EEPROM Dispositivos Lógicos Programáveis
- Aplicações de antifusíveis e PROMs na programação de PDLs
ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
Recursos de Laboratório
Quartus/Modelsim/QSIM
Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Links auxiliares
- Aritmética com vetores em VDHL
- Preparando para gravar o circuito lógico no FPGA
- Dicas de como eliminar o repique das chaves mecânicas
- Dicas para resolver ERROS de síntese do VHDL no Quartus II
- Materiais da ALTERA para Quartus II 13.1
- Modelo para uso em relatórios
- Configuração e uso do Time Quest Analyser
- Configuração e uso do Signal Tap
- DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke
- DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke
- DLP29006-Engtelecom(2016-1) - Prof. Marcos Moecke
Livros/Resumos sobre VHDL
- Regras de codificação em VHDL
- VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
- VHDL Math Tricks of the Trade by Jim Lewis
- VHDL QUICK REFERENCE CARD - Qualis (r2.1)
- VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)
- VDHL ref
- Listagem dos packages
- Palavras reservadas
- Atributos predefinidos
- Aritmética em VHDL
Packages não padronizados
- Std logic arith.vhd by Synopsys
- std_logic_arith.vhd by Synopsys
- std_logic_arith.vhd by Mentor Graphics
- std_logic_arith.vhd by Vinaya
- Std logic unsigned.vdh by Synopsys
- std_logic_unsigned.vhd by Synopsys
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- ModelSim InfoHub - Software Version v10.2c
- ModelSim Quick Video Demo - precisa fazer login na Mentor Graphics.
- ModelSim® Tutorial -v10.0d
- ModelSim® Reference Manual -v10.0d
- ModelSim® User’s Manual -v10.0d
- ModelSim® Quick Guide -v10.0d
- ModelSim® SE GUI Reference Manual -v10.2c
Fabricantes de DLPs
- Altera, new Altera
- Xilinx, PLDs
- Lattice
- Microsemi
- Atmel
- Achronix
- Tabula, Who killed the FPGA startup Tabula semiconductor?
- Market share 2013
- INTEL
Fabricantes de kits com DLPS
Leituras recomendadas
- USE OF FIELD PROGRAMMABLE GATE ARRAY TECHNOLOGY IN FUTURE: SPACE AVIONICS, Roscoe C. Ferguson, Robert Tate, NASA.
- Expect a Breakthrough Advantage in NextGeneration FPGAs, Stephen Lim, ALTERA.
- A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services, Microsoft.
Padrões IEEE para o VDHL
Os padrões IEEE [3]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: 1164,1076
- IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
- IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual
- IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
- IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support, REDLINE
- IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
- IEEE Standard VHDL Analog and Mixed-Signal Extensions
- IEEE Standard VHDL Synthesis Packages
- IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual
- IEEE Std 1076.2-1996: IEEE Standard VHDL Mathematical Packages
Packages da IEEE
Referências Bibliográficas: