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- 15h19min de 23 de março de 2021 dif his 0 Projetos Finais CIL29003
- 09h17min de 23 de março de 2021 dif his 0 Projetos Finais CIL29003
- 09h15min de 23 de março de 2021 dif his 0 Projetos Finais CIL29003
- 11h05min de 23 de fevereiro de 2021 dif his +39 Circuitos Lógicos Aritméticos
- 10h30min de 17 de fevereiro de 2021 dif his +40 Circuitos Lógicos Aritméticos
- 10h28min de 17 de fevereiro de 2021 dif his +121 Circuitos Lógicos Aritméticos
- 10h44min de 23 de dezembro de 2020 dif his +56 Experimento 5 para Circuitos Lógicos
- 11h01min de 21 de dezembro de 2020 dif his -16 Experimento 5 para Circuitos Lógicos
- 14h33min de 22 de setembro de 2020 dif his +30 Configuração da USB para programação do FPGA via JTAG atual
- 09h35min de 10 de setembro de 2020 dif his -3 Projetos Finais CIL29003
- 09h34min de 10 de setembro de 2020 dif his +1 Projetos Finais CIL29003
- 09h33min de 10 de setembro de 2020 dif his +12 Projetos Finais CIL29003
- 09h31min de 10 de setembro de 2020 dif his +791 Projetos Finais CIL29003
- 13h26min de 8 de setembro de 2020 dif his 0 CIL-EngTel (página) →Aulas de Laboratório
- 13h25min de 8 de setembro de 2020 dif his +353 CIL-EngTel (página) →Aulas de Laboratório
- 12h28min de 27 de agosto de 2020 dif his +32 CIL-EngTel (página) →Aulas de Laboratório
- 12h26min de 27 de agosto de 2020 dif his -422 CIL-EngTel (página) →Aulas de Laboratório
- 10h18min de 27 de agosto de 2020 dif his +189 CIL-EngTel (página) →Aulas de Laboratório
- 10h13min de 27 de agosto de 2020 dif his +2 CIL-EngTel (página) →Aulas de Laboratório
- 10h12min de 27 de agosto de 2020 dif his +338 CIL-EngTel (página) →Aulas de Laboratório
- 10h00min de 27 de agosto de 2020 dif his -9 CIL-EngTel (página) →Aulas de Laboratório
- 09h58min de 27 de agosto de 2020 dif his -28 CIL-EngTel (página) →Aulas de Laboratório
- 09h54min de 27 de agosto de 2020 dif his +122 CIL-EngTel (página) →Aulas de Laboratório
- 09h49min de 27 de agosto de 2020 dif his +98 CIL-EngTel (página) →Aulas de Laboratório
- 09h46min de 27 de agosto de 2020 dif his +20 CIL-EngTel (página) →Aulas de Laboratório
- 09h44min de 27 de agosto de 2020 dif his +3 CIL-EngTel (página) →Aulas de Laboratório
- 09h43min de 27 de agosto de 2020 dif his -10 CIL-EngTel (página) →Aulas de Laboratório
- 15h30min de 26 de agosto de 2020 dif his +1 CIL-EngTel (página) →Aulas de Laboratório
- 09h33min de 26 de agosto de 2020 dif his -86 CIL-EngTel (página) →Roteiros de Laboratórios
- 09h32min de 26 de agosto de 2020 dif his +118 CIL-EngTel (página) →Aulas de Laboratório
- 09h29min de 26 de agosto de 2020 dif his +24 CIL-EngTel (página) →Roteiros de Laboratórios
- 09h26min de 26 de agosto de 2020 dif his +42 CIL-EngTel (página) →Roteiros de Laboratórios
- 09h21min de 26 de agosto de 2020 dif his +34 CIL-EngTel (página) →Laboratórios
- 09h17min de 26 de agosto de 2020 dif his +1 669 CIL-EngTel (página) →Orientações para a gravação da FPGA
- 09h10min de 26 de agosto de 2020 dif his +2 375 CIL-EngTel (página) →Aulas de Laboratório
- 09h05min de 26 de agosto de 2020 dif his +150 CIL-EngTel (página) →Aulas de Laboratório
- 10h09min de 20 de agosto de 2020 dif his +51 Projetos Finais CIL29003
- 10h03min de 20 de agosto de 2020 dif his +9 Configuração da USB para programação do FPGA via JTAG
- 10h02min de 20 de agosto de 2020 dif his +104 Configuração da USB para programação do FPGA via JTAG
- 09h32min de 20 de agosto de 2020 dif his -6 Contador binário síncrono
- 09h25min de 20 de agosto de 2020 dif his +2 Projetos Finais CIL29003
- 15h44min de 9 de julho de 2020 dif his +1 Projetos Finais CIL29003
- 10h28min de 9 de julho de 2020 dif his +1 Projetos Finais CIL29003
- 10h27min de 9 de julho de 2020 dif his +5 Projetos Finais CIL29003
- 10h27min de 9 de julho de 2020 dif his +1 Projetos Finais CIL29003
- 10h25min de 9 de julho de 2020 dif his -1 Projetos Finais CIL29003
- 10h24min de 9 de julho de 2020 dif his -6 Projetos Finais CIL29003
- 10h23min de 9 de julho de 2020 dif his -6 Projetos Finais CIL29003
- 10h22min de 9 de julho de 2020 dif his 0 Projetos Finais CIL29003
- 10h21min de 9 de julho de 2020 dif his +266 Projetos Finais CIL29003