SST20707-2014-1

Síntese de Sistemas de Telecomunicações: Diário de Aula 2014-1

Professor: Roberto de Matos
Encontros: 2ª e 3ª feira às 13:30
Atendimento paralelo: 2ª feira das 15:40 às 17:30.

• Plano de Ensino

Assuntos trabalhados

• Introdução aos dispositivos lógicos programáveis
• Introdução à tecnologia FPGA
• Introdução a linguagem VHDL

Apoio Desenvolvimento

• Página DE2-115 (Manual, QSF)

Slides

• Slides de Introdução
• Fluxo de Projeto Quartus
• Introdução à Linguagem VHDL
• Componentes em VHDL

10/02: Apresentação

• Apresentação do professor.
• Apresentação dos alunos: Nome, perfil, preferências, etc.
• Apresentação da disciplina: conteúdo, bibliografia e avaliação.
• Aula Introdutória:
  • Por que dispositivos lógicos programáveis?
  • Histórico

11/02: Desenvolvimento com PLDs

• Famílias de Componentes Lógicos Programáveis
• Arquitetura dos FPGAS
• Introdução ao Fluxo de Projeto do Quartus

17/02: Laboratório Quartus

• Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
• Exercício: Projeto, Simulação e Teste do meio-somador

18/02: Introdução à Linguagem VHDL

• Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
• Apresentação da Linguagem VHDL
• Conceitos de entidade (entity) e arquitetura (architecture)

24/02: Linguagem VHDL

Exemplos VHDL (Entity e Architecture)

• Meio Somador
• LCD and Switch

Componentes (COMPONENT, PORT MAP)

• Sintaxe Simplificada:

--Declaração----------------------------------------------------------

COMPONENT component_name [IS]
	[GENERIC (
		const_name: const_type := const_value;
		...);]
	PORT (
		port_name: port_mode signal_type;
		...);
END COMPONENT [component_name];


--Instanciação----------------------------------------------------------

label: [COMPONENT] component_name [GENERIC MAP (generic_list) ] PORT MAP (port_list);

• Exemplo:

--Declaração----------------------------------------------------------

COMPONENT nand_gate IS PORT ( a, b: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT;

--Instanciação---------------------------------------------------------

nand1: nand_gate PORT MAP (x, y, z); --mapeamento posicional nand2: nand_gate PORT MAP (a=>x, b=>y, c=>z); --mapeamento nominal

</syntaxhighlight>

• Exemplo GENERIC:

--Declaração----------------------------------------------------------

COMPONENT xor_gate IS GENERIC (N: INTEGER := 8); PORT ( a: IN STD_LOGIC(1 TO N); b: OUT STD_LOGIC); END COMPONENT;

--Instanciação----------------------------------------------------------

xor1: xor_gate GENERIC MAP (16) PORT MAP (x, y); --map. posicional xor2: xor_gate GENERIC MAP (N=>16) PORT MAP (a=>x, b=>y); --map. nominal

</syntaxhighlight>

10/03: Código Concorrente (WHEN, SELECT)

WHEN

• Sintaxe Simplificada:

signal_name <= value_expr_1 when boolean_expr_1 else value_expr_2 when boolean_expr_2 else value_expr_3 when boolean_expr_3 else ... value_expr_n </syntaxhighlight>

• Exemplo:

x <= a when (s="00") else b when (s="01") else c when (s="10") else

	d;

</syntaxhighlight>

SELECT

• Sintaxe Simplificada:

with select_expression select

    signal_name <=	value_expr_1 when choice_1,

value_expr_2 when choice_2, value_expr_3 when choice_3, ... value_expr_n when choice_n; </syntaxhighlight>

• Exemplo:

with s select x <= "0001" when "00", "0010" when "01", "0011" when "10", "0100" when others; </syntaxhighlight>