Mudanças entre as edições de "SST20707-2013-2"
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= 7ª Aula: Código Concorrente (WHEN, SELECT) = | = 7ª Aula: Código Concorrente (WHEN, SELECT) = | ||
− | + | == WHEN == | |
− | + | *Sintaxe Simplificada: | |
− | <code> | + | ;:<code> |
signal_name <= | signal_name <= | ||
value_expr_1 when boolean_expr_1 else | value_expr_1 when boolean_expr_1 else | ||
Linha 79: | Linha 79: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
− | + | *Exemplo: | |
− | <code> | + | ;:<code> |
x <= a when (s="00") else | x <= a when (s="00") else | ||
b when (s="01") else | b when (s="01") else | ||
Linha 87: | Linha 87: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
− | + | == SELECT == | |
− | + | *Sintaxe Simplificada: | |
− | + | ;:<code> | |
− | <code> | ||
with select_expression select | with select_expression select | ||
signal_name <= value_expr_1 when choice_1, | signal_name <= value_expr_1 when choice_1, | ||
Linha 99: | Linha 98: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
− | + | *Exemplo: | |
− | <code> | + | ;:<code> |
with s select | with s select | ||
x <= a when "00", | x <= a when "00", |
Edição das 22h18min de 9 de setembro de 2013
Síntese de Sistemas de Telecomunicações: Diário de Aula 2013-2
Professor: Roberto de Matos
Encontros: 3ª feira 9:40 e 6ª feira 7:30
Atendimento paralelo: 4ª feira das 13:30 às 15:20.
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
Apoio Desenvolvimento
Slides
1ª Aula: Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina: conteúdo, bibliografia e avaliação.
- Aula Introdutória:
- Por que dispositivos lógicos programáveis?
- Histórico
2ª Aula: Desenvolvimento com PLDs
- Famílias de Componentes Lógicos Programáveis
- Arquitetura dos FPGAS
- Introdução ao Fluxo de Projeto do Quartus
3ª Aula: Laboratório Quartus
- Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
- Exercício: Projeto, Simulação e Teste do meio-somador
4ª Aula: Introdução à Linguagem VHDL
- Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
- Apresentação da Linguagem VHDL
- Conceitos de entidade (entity) e arquitetura (architecture)
5ª Aula: Projetando com VHDL
- Estudo de caso: Meio Somador em VHDL
6ª Aula: Projetando com VHDL
- Exercício: Manipulação do LCD utilizando VHDL
7ª Aula: Código Concorrente (WHEN, SELECT)
WHEN
- Sintaxe Simplificada:
signal_name <=
value_expr_1 when boolean_expr_1 else
value_expr_2 when boolean_expr_2 else
value_expr_3 when boolean_expr_3 else
...
value_expr_n
</syntaxhighlight>
- Exemplo:
x <= a when (s="00") else
b when (s="01") else
c when (s="10") else
d;
</syntaxhighlight>
SELECT
- Sintaxe Simplificada:
with select_expression select
signal_name <= value_expr_1 when choice_1,
value_expr_2 when choice_2,
value_expr_3 when choice_3,
...
value_expr_n when choice_n;
</syntaxhighlight>
- Exemplo:
with s select
x <= a when "00",
b when "01",
c when "10",
d when others;
</syntaxhighlight>