Mudanças entre as edições de "SST20707-2013-2"
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Edição das 16h42min de 29 de agosto de 2013
Síntese de Sistemas de Telecomunicações: Diário de Aula 2013-2
Professor: Roberto de Matos
Encontros: 3ª feira 9:40 e 6ª feira 7:30
Atendimento paralelo: 4ª feira das 13:30 às 15:20.
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
- Códigos VHDL para uso nas Aulas
- Aritmética com vetores em VDHL
- Geração automática de TestBench para projetos VHDL
- Inicialização de memória com arquivos .MIF e .HEX
- Exemplo de uso de memória para a geração de sinais
- Tipos de dados no VHDL;
- Processos
- Hierarquia
Apoio Desenvolvimento
Slides
1ª Aula: Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina: conteúdo, bibliografia e avaliação.
- Aula Introdutória:
- Por que dispositivos lógicos programáveis?
- Histórico
2ª Aula: Desenvolvimento com PLDs
- Famílias de Componentes Lógicos Programáveis
- Arquitetura dos FPGAS
- Introdução ao Fluxo de Projeto do Quartus
3ª Aula: Laboratório Quartus
- Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
- Exercício: Projeto, Simulação e Teste do meio-somador
4ª Aula: Introdução à Linguagem VHDL
- Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
- Apresentação da Linguagem VHDL
- Conceitos de entidade (entity) e arquitetura (architecture)
5ª Aula: Projetando com VHDL
- Estudo de caso: Meio Somador em VHDL
- Exercício: Manipulação do LCD utilizando VHDL