Mudanças entre as edições de "SST20707-2013-2"
Ir para navegação
Ir para pesquisar
(→Slides) |
|||
| Linha 14: | Linha 14: | ||
== Slides == | == Slides == | ||
| − | *[[Media:Sst-intro.pdf|Slides de Introdução] | + | *[[Media:Sst-intro.pdf|Slides de Introdução]] |
| − | *[[Media:Sst-lab1_esquematico_fluxo_quartus.pdf|Fluxo de Projeto Quartus] | + | *[[Media:Sst-lab1_esquematico_fluxo_quartus.pdf|Fluxo de Projeto Quartus]] |
= 1ª Aula: Apresentação = | = 1ª Aula: Apresentação = | ||
Edição das 19h13min de 26 de agosto de 2013
Síntese de Sistemas de Telecomunicações: Diário de Aula 2013-2
Professor: Roberto de Matos
Encontros: 3ª feira 9:40 e 6ª feira 7:30
Atendimento paralelo: 4ª feira das 13:30 às 15:20.
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
Slides
1ª Aula: Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina: conteúdo, bibliografia e avaliação.
- Aula Introdutória:
- Por que dispositivos lógicos programáveis?
- Histórico
2ª Aula: Desenvolvimento com PLDs
- Arquitetura dos PLDs
- Arquitetura dos FPGAS
- Introdução ao Fluxo de Projeto do Quartus
3ª Aula: Laboratório Quartus
- Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
- Exercício: Projeto do meio somador