Deserial/Serial - Pedroni VHDL
Estrutura
- Circuito deserializador/serializador (Recebe logic, sai logic_vector)
- Possui um contador de teste afim de depuração (Exemplo do Loop: conta até 3 e joga o bit que está na entrada ṕara a saída.)
VHDL
| Código |
|---|
Testbench
| Código |
|---|
- Resultado Funcional:
- Resultado Temporal:
- Report Path
- Report Timing
- Caminho crítico
Simulações
| Nº Bits | ALMs | Delay | Potência (mW) |
|---|---|---|---|
| 8 | 43 | x | 139.98 |
| 64 | x | x | x |
| 128 | x | x | x |
| 256 | x | x | x |