Mudanças entre as edições de "Deserial/Serial - Pedroni VHDL"

De MediaWiki do Campus São José
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Edição das 19h25min de 5 de abril de 2016

Estrutura

  • Circuito deserializador/serializador (Recebe logic, sai logic_vector)
  • Possui um contador de teste afim de depuração (Exemplo do Loop: conta até 3 e joga o bit que está na entrada ṕara a saída.)

VHDL

Código

Testbench

Código
  • Resultado Funcional:

200px

  • Resultado Temporal:

200px

  • Report Path

200px

  • Report Timing

200px

  • Caminho crítico

200px

Simulações

Nº Bits ALMs Delay Potência (mW)
8 43 x 139.98
64 x x x
128 x x x
256 x x x
Disponível em “https://wiki.sj.ifsc.edu.br/index.php?title=Deserial/Serial_-_Pedroni_VHDL&oldid=104627”