Mudanças entre as edições de "Deserial/Serial - Pedroni VHDL"
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Edição das 09h43min de 31 de março de 2016
Estrutura
- Circuito deserializador/serializador (Recebe logic, sai logic_vector)
- Possui um contador de teste afim de depuração (Exemplo do Loop: conta até 3 e joga o bit que está na entrada ṕara a saída.)
VHDL
| Código |
|---|
Testbench
| Código |
|---|
- Resultado Funcional:
- Resultado Temporal:
- Report Path
- Report Timing
Simulações
| Nº Bits | ALMs | Delay | Potência (mW) |
|---|---|---|---|
| x | x | x | x |
| x | x | x | x |
| x | x | x | x |
| x | x | x | x |