Mudanças entre as edições de "DLP29007-2020-1"

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** [https://www.nextplatform.com/2020/01/31/when-will-fpgas-outweigh-cpu-in-compute-share/ COULD FPGAS OUTWEIGH CPUS IN COMPUTE SHARE?]
 
** [https://www.nextplatform.com/2020/01/31/when-will-fpgas-outweigh-cpu-in-compute-share/ COULD FPGAS OUTWEIGH CPUS IN COMPUTE SHARE?]
 
** [https://www.crowdsupply.com/sutajio-kosagi/fomu FOMU]
 
** [https://www.crowdsupply.com/sutajio-kosagi/fomu FOMU]
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= Aula 12/02/2020 – Complexidade e Projeto de Sistemas Digitais =
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*Exemplo uC vs. FPGA
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*Notas de Aula:
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** [http://docente.ifsc.edu.br/roberto.matos/dlp2_public/material/dlp29007-lecture01-complexity.pdf Lecture 01: Complexity Mangement and the Design of Complex Digital Systems]
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= Aula 16/08/2019 – Síntese do VHDL =
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*Notas de Aula:
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**[http://docente.ifsc.edu.br/roberto.matos/dlp2_public/material/dlp29007-lecture02-synthesis.pdf Lecture 02: Synthesis of VHDL Code]
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*Experimento:
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** [[Medição de tempos de propagação em circuitos combinacionais]] Até Visualização dos tempos de propagação no Chip Planner

Edição das 07h02min de 18 de fevereiro de 2020

Dispositivos Lógicos Programáveis 2: Diário de Aula 2020-1

  • Professor: Roberto de Matos
  • Encontros: 3ª feira às 7:30h e 4ª feira ímpar às 9:40h
  • Local: Laboratório de Sistemas Digitais
  • Atendimento Paralelo: 3ª feira às 10h e 5ª feira às 14:30h (1h cada)
  • Plano de Ensino
  • Cronograma de Aulas:
    • Conteúdo Programado no SIGAA
    • Diário de execução e material na Wiki

Links Úteis

Materiais de Aula

Aula 11/02/2020 – Apresentação


Aula 12/02/2020 – Complexidade e Projeto de Sistemas Digitais


Aula 16/08/2019 – Síntese do VHDL