DLP29007-2019-1

Dispositivos Lógicos Programáveis 2

• Professor: Roberto de Matos

• Horário das aulas e atendimento paralelo
• Plano de Ensino

Usando os Kits de FPGA

• Preparando para gravar o circuito lógico no FPGA
• Configuração da USB para programação do FPGA via JTAG
• Interfaces de entrada e saída da DE2-115

Aula 11/02/2019 – Aula Cancelada

• Afastamento visita técnica.

Aula 15/02/2019 – Apresentação

• Apresentação do professor.
• Apresentação da disciplina.
• Projetos com FPGA

Aula 18/02/2019 – Complexidade e Projeto de Sistemas Digitais

• Exemplo uC vs. FPGA
• Notas de Aula:
  • Lecture 01: Complexity Mangement and the Design of Complex Digital Systems

Aula 25/02/2019 – Tempos de Propagação e Logic Lock

• Medição de tempos de propagação em circuitos combinacionais
• Uso de Logic Lock para definir a área a ser ocupada pelo circuito

Aula 28/02/2019 – Tempos de Propagação e Logic Lock (cont.)

• Definir tempos de propagação para os seguintes casos:
  • Circuito original
  • Constraint de Tempo
  • Logic lock original
  • Logic lock com Constraint de Tempo

• Para cada circuito acima fazer a análise do delay:
  • Dos pinos de entrada até a saída
  • Da "entrada" até a "saída" do circuito

Aula 11/03/2019 – Prática Signal Tap

• Configuração e uso do Signal Tap
• Labx11.qar
• Esquemático Mercúrio

• PROBLEMA: /etc/udev/rules.d/altera-usb-blaster.rules

Aula 15/03/2019 – Síntese do VHDL

• Lecture 02: Synthesis of VHDL Code
• Concepção dos operadores em VHDL
• Criação da tabela de operadores

• F1 Instances
  • Amazon F1
  • Building FPGA applications on AWS

Aula 01/04/2019 – Eficiência de Circuitos Combinacionais

• Leitura recomendada:
  • Capítulo 7 do livro do Chu;
  • Notas de aula 03.
• Lecture 03: Efficient Design of Combinational Circuits

• Prática Cap. 7

Aula 10/04/2019 – EXTRA (choque Prof. Noronha)

• Exercício Extra

Aula 12/04/2019 – Eficiência de Circuitos Combinacionais (cont.)

• Leitura recomendada:
  • Capítulo 7 do livro do Chu;
  • Notas de aula 03.
• Lecture 03: Efficient Design of Combinational Circuits

• Prática Cap. 7

Aula 15/04/2019 – A2: Eficiência de Circuitos Combinacionais

ATIVIDADE 2

1-Modifique o circuito "barrel shifter" para uma entrada "a" de 64 bits e a entrada "amt" de 6 bits.

• Versão 1 - Modifique a Listing 7.13. pag. 178-180.
• Versão 2 - Modifique a Listing 7.14. pag. 178-180.
• Versão 3 - Modifique a Listing 7.29. pag. 192-196.

• Faça uma tabela comparando as três versões com área (LE) e delay do caminho crítico do circuito (ns).
• Para as versões 1 e 3 insira restrições temporais para obter um circuito com menor atraso no caminho crítico. Neste caso procure reduzir gradualmente a tempo máximo de propagação "tp" até atingir o menor valor. Apresente os dados de área e delay em uma nova tabela.

set_max_delay -from [get_ports *] -to [get_ports *] tp

2-Modifique a versão 3 para uma implementação genérica parametrizável (ver Cap. 15).

• Crie um projeto com a implementação genérica para tratar "a" de 32 bits e "amt" de 5 bits. Realize a simulação funcional criando um arquivo testbench e o Modelsim. Faça 'a' = "10100110101001101101101000011110", altere "lar" entre os valores "00", "01" e "10", e para cada um desses valores, varie a entrada "amt" entre 0 e 31. Analise o resultado da simulação.

3-Relatório

• Escreva um relatório técnico com tabelas dos dados de cada ATIVIDADE, deverá conter as simulações funcionais e uma análise dos resultados obtidos.
• Para cada ATIVIDADE envie o arquivo QAR correspondente, contendo além dos arquivos VHD os arquivos necessários para realizar a simulação (VHT e DO).