DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

• 4 ENCONTROS

Unidade 1 - Introdução a disciplina

Encontro 1 (8 fev.) APRESENTAÇÃO DA DISCIPLINA Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre. Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES. Para a realização e entrega das atividades será utilizada a plataforma Moodle. Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o chat institucional. É necessário que forneçam o seu email institucional para serem cadastrados. Para participar das aulas é recomendado que o aluno acesse a Nuvem do IFSC ou instale a VM com softwares Quartus II e Modelsim. Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.3a - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.3b - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Encontro 2 (9 fev.) Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA/INTEL - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ver também: Níveis lógicos FPGA History FPGA Design and programming FPGA Basic process technology types FPGA Major manufacturers Review of Field Programmable Gate Arrays (FPGAs) by Volnei A. Pedroni Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET Produção do FinFET, [1] 5 nm process, multi-gate MOSFET GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, List of semiconductor fabrication plants One-Time Programmable Science Direct http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline Encontro 3 e 4 (14 e 16 fev.) Laboratório AE2 - Conhecendo os dispositivos lógicos programáveis - Passo 1 e 2 Encontro 5 (23 fev.) Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Exemplos de FPGA Figura 1.7 - Arquitetura simplificada de FPGA da Intel/Altera e Xilinx Fonte: pag. 423. Figura 1.8 - Diagrama simplificado da Slice L de um FPGA Xilinx Fonte: pag. 424. Figura 1.9 - Diagrama simplificado da ALM de um FPGA Intel/Altera Fonte: pag. 425. Figura 1.10 - Leiaute de um FPGA Intel/Altera Fonte: pag. 426. Figura 1.11 - Leiaute de um FPGA Xilinx genérico Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.12 - Roteamento de sinal em um FPGA Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.13 - Tecnologias usadas na configuração de FPGAs Fonte: https://www.sciencedirect.com/topics/computer-science/one-time-programmable. Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Assistir Many types of FPGAs Coursera Visualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis O que é um Schmitt trigger? Um pouco de lab - lab até o minuto 5:20, depois um exemplo com AMPOP como funciona O que é a JTAG? Como funciona para testes e programação - In-System-Programming pag.7 Laboratório AE2 - Conhecendo os dispositivos lógicos programáveis - Passo 3 Notícias recentes do mundo dos DLPs Intel Acquisiton of Altera Intel and Altera announced on June 1, 2015, that they had entered into a definitive agreement under which Intel would acquire Altera for $54 per share in an all-cash transaction valued at approximately $16.7 billion. The transaction closed December 28, 2015. Siemens closes acquisition of Mentor Graphics (Munich, 14 November 2016) With the recent closing of its acquisition of electronic design automation (EDA) software leader, Mentor Graphics Corporation, Siemens sets out to underscore the significant customer value it envisions for both Electronic Systems and Integrated Circuit (IC) design tools. Mentor is now part of Siemens' product lifecycle management (PLM) software business, making the combined organization the world's leading supplier of industrial software used for product design, simulation, verification, testing and manufacturing. Siemens completes $4.5 billion purchase of Mentor Graphics [2]. AMD Completes Acquisition of Xilinx, AMD Completes $49B Xilinx Acquisition, Largest Chip Deal In History AMD (NASDAQ: AMD) today (SANTA CLARA, Calif. 02/14/2022) announced the completion of its acquisition of Xilinx in an all-stock transaction. The acquisition, originally announced on October 27, 2020, creates the industry’s high-performance and adaptive computing leader with significantly expanded scale and the strongest portfolio of leadership computing, graphics and adaptive SoC products. AMD said it has completed its $49 billion acquisition of Xilinx to create the “industry’s high-performance and adaptive computing leader,” marking the largest chip deal in history. With the acquisition, AMD is expanding beyond its purview of CPUs and GPUs with a large portfolio of reprogrammable chips called field programmable gate arrays, or FPGAs, that it said will significantly expand the company’s opportunities in data centers, embedded computing and telecommunications. Xilinx also has a footprint in other markets, like defense, broadcast and consumer electronics, which will help expand its total addressable market to $135 billion from $80 billion, according to AMD.

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Unidade 3 - Tipos de Dados e Operadores em VHDL

• 8 Encontros

Unidade 3 - Tipos de Dados e Operadores em VHDL
IEEE Std 1076‐2019 IEEE Standard for VHDL Language: Reference Manual - acesse via Periódicos Capes /Cafe

Unidade 4 - Código Concorrente

• 3 Encontros

Unidade 4 - Código Concorrente

Unidade 5 - Código Sequencial

• 5 ENCONTROS

Unidade 5 - Código Sequencial

Unidade 6 - Projeto a nível de Sistema

• 5 Encontros

Unidade 6 - Projeto a nível de Sistema

Unidade 7 - Maquinas de Estado Finitas

• 2 AULAS

Unidade 7 - Maquinas de Estado Finitas

Unidade 8 - Testbench

• 2 ENCONTROS

Unidade 8 - Testbench

Avaliações

Nas avaliações A1 e A2 serão realizadas de forma presencial e vocês poderão consultar apenas as folhas entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Data das avaliações

• A1 - Unidade 1 a Unidade 4: dia 1/11
• A2 - Unidade 5 a Unidade 7: dia XX/12
• PF - Projeto Final: dia 13/12
• R12 - Recuperação A1 e A2 : dia 15/12

Atividade relâmpago (AR)

As atividades relâmpago devem ser entregues no Moodle da disciplina. Elas geram BÔNUS que são adicionados aos conceitos das avaliações A1 e A2.

Atividade extra-classe (AE)

A soma das atividades Extra-classe será correspondente a 20% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.

AE1 - Palavras-cruzadas INTRODUÇÃO

AE1 - Palavras-cruzadas INTRODUÇÃO

AE2 - Conhecendo os dispositivos lógicos programáveis

AE2 - Conhecendo os dispositivos lógicos programáveis

Objetivos Conhecer o Quartus II e as características dos dispositivos lógicos programáveis Analisar os tempos de propagação em um circuito combinacional Alterar configurações do compilador Fazer a simulação funcional e temporal de um circuito combinacional. Atividade PASSO 1: Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II, ou Max II. Anote o código desse dispositivo. Capture as telas solicitadas e depois utilize-as no relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação. Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) PASSO 2: Repita a atividade descrita em Conhecendo os dispositivos lógicos programáveis, trocando a família e dispositivo a ser usado na implementação. Escolha nesta vez um dispositivos da família Cyclone IV E ou Stratix II GX. Anote o código desse dispositivo. Observe as mudanças que ocorrem tanto no tipo de Elemento Lógico disponível, no Chip Planner, no Pin Planner, e no circuito dos pinos de I/O. Note que estes FPGAs também apresenta novos componentes, tais como: Memória, Multiplicadores, DSP, PLL, DLL, etc. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documente aqueles que encontrar. Compare os resultados obtidos nos procedimentos do PASSO 1 e PASSO 2. PASSO 3: Realize o procedimento descrito em Medição de tempos de propagação em circuitos combinacionais Ao escolher a família de FPGAS, escolha um dispositivo FPGA da família Cyclone IV E. Anote o código desse dispositivo. Capture as telas mostradas no roteiro e depois utilize-as no relatório da atividade. Anote o máximo tempo de propagação entre entrada e saída. Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Experimente modificar as configurações do compilador, conforme mostrado em Configurando o compilador. Se desejar mude a semente inicial trocando o valor de [Seed: 1] Experimente inserir diferentes restrições de atraso máximo para o compilador, e analise o resultado obtido. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ2.QAR) PASSO 4: Realize a simulação funcional e também a temporal de um dos projetos CI74161 ou do cálculo da distância de Hamming ATENÇÃO: Se está com problemas com a simulação funcional, veja esta página Quartus Prime QSIM problems Capture as telas que mostram o circuito funcionando e depois utilize-as no relatório da atividade. Entregas Envie um arquivo QAR contendo todos os arquivos necessário para compilar cada um dos projetos. Envie um relatório em PDF, incluindo as imagens capturadas (inclua um título para cada figura) e escreva para cada imagem um texto comentando o que representa. O relatório também deve ter a identificação (autor, título, data) uma breve introdução e uma conclusão. A descrição dos procedimentos feita na página wiki não precisa incluída no relatório. Use preferencialmente o Overleaf para gerar o relatório. Mas o uso de MS-Word, Libreoffice e Google Docs também é permitida. A entrega será feita através do Moodle da disciplina. Observe o prazo de entrega.