Mudanças entre as edições de "DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke"
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− | * Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O | + | * Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, LUT, Flip_flop D, RAM, DSP, Clock, PLL, DLL, I/O |
{{collapse top | expand=true |Exemplos de FPGA}} | {{collapse top | expand=true |Exemplos de FPGA}} | ||
− | {{fig|1.7|Arquitetura de um FPGA | Architecture_FPGAs.png| 600 px | https://www.intel.com | + | {{fig|1.7|Arquitetura de um FPGA | Architecture_FPGAs.png| 600 px | https://www.intel.com/content/www/us/en/docs/programmable/683176/18-1/fpga-overview-opencl-standard.html}} |
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− | {{fig|1.9|Diagrama simplificado da ALM de um FPGA Intel/Altera | | + | {{fig|1.9|Diagrama simplificado da ALM de um FPGA Intel/Altera | ALM_LUT_FPGAs.png| 600 px | https://www.intel.com/content/www/us/en/content-details/771003/fpga-architecture-8-input-lut-legacy-white-paper.html}} |
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{{fig|1.11|Leiaute de um FPGA Xilinx genérico | Leiaute2_FPGAs.jpg| 600 px | https://www.sciencedirect.com/science/article/pii/B9780750678667500032 }} | {{fig|1.11|Leiaute de um FPGA Xilinx genérico | Leiaute2_FPGAs.jpg| 600 px | https://www.sciencedirect.com/science/article/pii/B9780750678667500032 }} |
Edição das 14h27min de 3 de agosto de 2023
Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 6 ENCONTROS
Unidade 1 - Introdução a disciplina |
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PRÓXIMO
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- 10 ENCONTROS
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 3 - Tipos de Dados e Operadores em VHDL
- 10 ENCONTROS
Unidade 3 - Tipos de Dados e Operadores em VHDL |
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Unidade 4 - Código Concorrente
- 4 ENCONTROS
Unidade 4 - Código Concorrente |
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Unidade 5 - Código Sequencial
- 7 ENCONTROS
Unidade 5 - Código Sequencial |
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Unidade 6 - Projeto a nível de Sistema
- 3 ENCONTROS
Unidade 6 - Projeto a nível de Sistema |
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Unidade 7 - Maquinas de Estado Finitas
- 3 ENCONTROS
Unidade 7 - Maquinas de Estado Finitas |
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Unidade 8 - Testbench
- 2 ENCONTROS
Unidade 8 - Testbench |
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Avaliações
Nas avaliações A1 e A2 vocês poderão consultar apenas as folhas entregues:
- VHDL Quick Reference - SynthWorks
- VHDL Types and Operators Quick Reference - SynthWorks
- ModelSim Quick Reference - SynthWorks
- Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
- Arquivo:Numeric std conversions.png
- Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
- Data das avaliações
- A1 - Unidade 1 a Unidade 4: dia XX/XX
- A2 - Unidade 5 a Unidade 7: dia XX/XX
- PF - Entrega do projeto final: dia 15/12
- R12 - Recuperação de A1 e A2 : dia 12/12
Atividade relâmpago (AR)
As atividades relâmpago devem ser entregues no Moodle da disciplina. A não entrega dessas atividades não gera nenhum desconto, apenas geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN.
Atividade extra-classe (AE)
A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.
AE2 - Conhecendo os dispositivos lógicos programáveis
AE2 - Conhecendo os dispositivos lógicos programáveis |
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