DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

• 6 ENCONTROS

Unidade 1 - Introdução a disciplina

Encontro 1 (26 jul) APRESENTAÇÃO DA DISCIPLINA A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre. Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES. A entrega de atividades e avaliações será através da plataforma Moodle. A inscrição dos alunos é automática a partir do SIGAA. Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o chat institucional. A princípio todos os alunos já estão previamente cadastrados pelo seu email institucional. Confiram enviando uma mensagem de apresentação. Durante as aulas é recomendado que o aluno utilize os softwares Quartus e Modelsim instalados nas maquinas do laboratório, mas estes também podem ser usados através da Nuvem do IFSC. Nas aulas é recomendado que o aluno utilize os softwares Quartus Light e ModelSim instalado nas máquinas do laboratório ou então acesse estes softwares através da NUVEM do IFSC. LER PARA O PRÓXIMO ENCONTRO Seção 4.1 a 4.5 de Review of Field Programmable Gate Arrays (FPGAs), Volnei A. Pedroni. (ou para quem preferir em português, leia as seções 18.1 a 18.3 do livro: PEDRONI, Volnei A Eletrônica Digital Moderna e VHDL: Princípios Digitais, Eletrônica Digital, Projeto Digital, Microeletrônica e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. ISBN 9788535234657. Têm 16 exemplares disponíveis na Biblioteca do campus. Número de chamada: 621.392 P372e) Seção 2.1 Dispositivos lógicos programáveis do TCC Integração de ramais analógicos com FPGA utilizando processador softcore, Renan Rodolfo da Silva. ATUAL Encontro 2 (28 jul) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL (e.g. PAL16 da Texas Instruments (1984)) PLA (e.g. PLS100 da Philips Semiconductors (1993)) GAL (e.g. GAL16V8 da Lattice (2004)) CPLDs (e.g. ATF2500C da Atmel (2008), Complex Programmable Logic Devices Datasheets - Mouser) Exemplos de PLDs Figura 1.1 - Exemplo de PAL Fonte: http://www.vhdl.us/book/Pedroni_VHDL_3E_Chapter4.pdf. Figura 1.2 - Exemplo de PLA Fonte: http://www.vhdl.us/book/Pedroni_VHDL_3E_Chapter4.pdf. Figura 1.3 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.4 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.6 - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.7 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.8 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Ver preços em ARROW Digikey Mouser Electronics Newark Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA/INTEL - Stratix, Arria, Cyclone, Max Xilinx/AMD - Virtex, Kintex, Artix, Zynq (SoC) Microchip - Igloo, PolarFire Lattice - ECP, iCE, Mach PARA O PRÓXIMO ENCONTRO See why Microsoft chose Intel FPGAs to accelerate their next generation cloud infrastructure Microsoft's Bing* Intelligent Search with Intel® FPGAs

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

• 10 ENCONTROS

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Unidade 3 - Tipos de Dados e Operadores em VHDL

• 10 ENCONTROS

Unidade 3 - Tipos de Dados e Operadores em VHDL

Unidade 4 - Código Concorrente

• 4 ENCONTROS

Unidade 4 - Código Concorrente

Unidade 5 - Código Sequencial

• 7 ENCONTROS

Unidade 5 - Código Sequencial

Unidade 6 - Projeto a nível de Sistema

• 3 ENCONTROS

Unidade 6 - Projeto a nível de Sistema

Unidade 7 - Maquinas de Estado Finitas

• 3 ENCONTROS

Unidade 7 - Maquinas de Estado Finitas

Unidade 8 - Testbench

• 2 ENCONTROS

Unidade 8 - Testbench

Avaliações

Nas avaliações A1 e A2 vocês poderão consultar apenas as folhas entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Data das avaliações

• A1 - Unidade 1 a Unidade 4: dia XX/XX
• A2 - Unidade 5 a Unidade 7: dia XX/XX
• PF - Entrega do projeto final: dia 15/12
• R12 - Recuperação de A1 e A2 : dia 12/12

Atividade relâmpago (AR)

As atividades relâmpago devem ser entregues no Moodle da disciplina. A não entrega dessas atividades não gera nenhum desconto, apenas geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN.

Atividade extra-classe (AE)

A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.

AE2 - Conhecendo os dispositivos lógicos programáveis

AE2 - Conhecendo os dispositivos lógicos programáveis

Objetivos Conhecer o Quartus Prime e as características dos dispositivos lógicos programáveis Analisar os tempos de propagação em um circuito combinacional Alterar configurações do compilador Fazer a simulação funcional e temporal de um circuito combinacional. Atividades PASSO 1: Realize a atividade descrita em Conhecendo os dispositivos lógicos programáveis - QUARTUS PRIME Ao escolher a família de FPGAS, escolha inicialmente um dispositivo da família Cyclone II, ou Max II. Anote o código desse dispositivo. Capture as telas solicitadas e depois utilize-as no relatório da atividade. Anote o tempo utilizado para cada uma das etapas do processo de compilação. Anote o número de elementos lógicos utilizados e o número de pinos utilizados, bem com o percentual em relação ao número total do dispositivo. Anote algum erro (Error) ou alertas (Warnings) que o Quartus II indicar no painel de mensagens [Messages] Ao final salve o projeto em um arquivo QAR (sugestão PJ1.QAR) PASSO 2: Repita a atividade descrita em Conhecendo os dispositivos lógicos programáveis - QUARTUS PRIME, trocando a família e dispositivo a ser usado na implementação. Escolha nesta vez um dispositivos da família Cyclone IV E ou Stratix II GX. Anote o código desse dispositivo. Observe as mudanças que ocorrem tanto no tipo de Elemento Lógico disponível, no Chip Planner, no Pin Planner, e no circuito dos pinos de I/O. Note que estes FPGAs também apresenta novos componentes, tais como: Memória, Multiplicadores, DSP, PLL, DLL, etc. Verifique se consegue encontra-los no leiaute mostrado no Chip Planner, e documente aqueles que encontrar. Compare os resultados obtidos nos procedimentos do PASSO 1 e PASSO 2.