Mudanças entre as edições de "DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke"
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* 6 ENCONTROS | * 6 ENCONTROS | ||
{{collapse top | expand=true | Unidade 1 - Introdução a disciplina}} | {{collapse top | expand=true | Unidade 1 - Introdução a disciplina}} | ||
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;Encontro 1 (26 jul): | ;Encontro 1 (26 jul): | ||
* [[DLP1-EngTel (Plano de Ensino) | APRESENTAÇÃO DA DISCIPLINA]] | * [[DLP1-EngTel (Plano de Ensino) | APRESENTAÇÃO DA DISCIPLINA]] | ||
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*Durante as aulas é recomendado que o aluno utilize os softwares '''Quartus''' e '''Modelsim''' instalados nas maquinas do laboratório, mas estes também podem ser usados através da '''Nuvem do IFSC'''. | *Durante as aulas é recomendado que o aluno utilize os softwares '''Quartus''' e '''Modelsim''' instalados nas maquinas do laboratório, mas estes também podem ser usados através da '''Nuvem do IFSC'''. | ||
* Nas aulas é recomendado que o aluno utilize os softwares '''Quartus Light''' e '''ModelSim''' instalado nas máquinas do laboratório ou então acesse estes softwares através da [[Acesso ao IFSC-CLOUD (NUVEM)|NUVEM do IFSC]]. | * Nas aulas é recomendado que o aluno utilize os softwares '''Quartus Light''' e '''ModelSim''' instalado nas máquinas do laboratório ou então acesse estes softwares através da [[Acesso ao IFSC-CLOUD (NUVEM)|NUVEM do IFSC]]. | ||
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| + | ::*Seção 4.1 a 4.5 de [http://www.vhdl.us/book/Pedroni_VHDL_3E_Chapter4.pdf Review of Field Programmable Gate Arrays (FPGAs)], Volnei A. Pedroni. | ||
| + | ::*Seção 2.1 Dispositivos lógicos programáveis do TCC [[Integração de ramais analógicos com FPGA utilizando processador softcore]], Renan Rodolfo da Silva. | ||
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| + | ;Encontro 2 (28 jul): | ||
*Introdução aos dispositivos lógicos programáveis: | *Introdução aos dispositivos lógicos programáveis: | ||
:* Conceito, tipos de PLDs | :* Conceito, tipos de PLDs | ||
::* SPLD: PAL, PLA e GAL (e.g. [https://ece-classes.usc.edu/ee459/library/datasheets/16v8.pdf GAL16V8]) | ::* SPLD: PAL, PLA e GAL (e.g. [https://ece-classes.usc.edu/ee459/library/datasheets/16v8.pdf GAL16V8]) | ||
::* CPLDs | ::* CPLDs | ||
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{{collapse top | expand=true| Exemplos de PLDs}} | {{collapse top | expand=true| Exemplos de PLDs}} | ||
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:* Preços | :* Preços | ||
::* [https://www.altera.com/buy/devices.html ALTERA]/[https://www.intel.com/content/www/us/en/programmable/buy/devices.html INTEL], [https://www.arrow.com/en/products/search?prodLine=FPGAs&q=FPGA ARROW],[http://www.digikey.com/product-search/en/integrated-circuits-ics/embedded-fpgas-field-programmable-gate-array/2556262?k=fpga Digikey] | ::* [https://www.altera.com/buy/devices.html ALTERA]/[https://www.intel.com/content/www/us/en/programmable/buy/devices.html INTEL], [https://www.arrow.com/en/products/search?prodLine=FPGAs&q=FPGA ARROW],[http://www.digikey.com/product-search/en/integrated-circuits-ics/embedded-fpgas-field-programmable-gate-array/2556262?k=fpga Digikey] | ||
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::*[http://www.latticesemi.com/Products.aspx#_D5A173024E414501B36997F26E842A31 Lattice] - ECP, iCE, Mach | ::*[http://www.latticesemi.com/Products.aspx#_D5A173024E414501B36997F26E842A31 Lattice] - ECP, iCE, Mach | ||
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:* Ver também: | :* Ver também: | ||
::* [[Níveis lógicos]] | ::* [[Níveis lógicos]] | ||
Edição das 14h14min de 26 de julho de 2023
Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 6 ENCONTROS
| Unidade 1 - Introdução a disciplina | ||
|---|---|---|
ATUAL
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- 10 ENCONTROS
| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 3 - Tipos de Dados e Operadores em VHDL
- 10 ENCONTROS
| Unidade 3 - Tipos de Dados e Operadores em VHDL |
|---|
Unidade 4 - Código Concorrente
- 4 ENCONTROS
| Unidade 4 - Código Concorrente |
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Unidade 5 - Código Sequencial
- 7 ENCONTROS
| Unidade 5 - Código Sequencial |
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Unidade 6 - Projeto a nível de Sistema
- 3 ENCONTROS
| Unidade 6 - Projeto a nível de Sistema |
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Unidade 7 - Maquinas de Estado Finitas
- 3 ENCONTROS
| Unidade 7 - Maquinas de Estado Finitas |
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Unidade 8 - Testbench
- 2 ENCONTROS
| Unidade 8 - Testbench |
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Avaliações
Nas avaliações A1 e A2 vocês poderão consultar apenas as folhas entregues:
- VHDL Quick Reference - SynthWorks
- VHDL Types and Operators Quick Reference - SynthWorks
- ModelSim Quick Reference - SynthWorks
- Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
- Arquivo:Numeric std conversions.png
- Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
- Data das avaliações
- A1 - Unidade 1 a Unidade 4: dia XX/XX
- A2 - Unidade 5 a Unidade 7: dia XX/XX
- PF - Entrega do projeto final: dia 15/12
- R12 - Recuperação de A1 e A2 : dia 12/12
Atividade relâmpago (AR)
As atividades relâmpago devem ser entregues no Moodle da disciplina. Elas geram BÔNUS que são adicionados aos conceitos das avaliações A1 e A2.
Atividade extra-classe (AE)
A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.