Mudanças entre as edições de "DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke"
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* A [[DLP1-EngTel (página) | PÁGINA DA DISCIPLINA]] contem os materiais que não alteram entre semestre. | * A [[DLP1-EngTel (página) | PÁGINA DA DISCIPLINA]] contem os materiais que não alteram entre semestre. | ||
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| − | * Para a realização e entrega das atividades será utilizada a plataforma [https://moodle.ifsc.edu.br/course/ | + | * Para a realização e entrega das atividades será utilizada a plataforma [https://moodle.ifsc.edu.br/course/index.php?categoryid=487 Moodle]. |
* Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o [https://mail.google.com/chat/u/0/#chat/space/AAAAg8J7Wik CHAT institucional]. É necessário que acessar com o seu email institucional. | * Para a comunicação entre professor-aluno, além dos avisos no SIGAA, utilizaremos o [https://mail.google.com/chat/u/0/#chat/space/AAAAg8J7Wik CHAT institucional]. É necessário que acessar com o seu email institucional. | ||
| − | * | + | * Nas aulas é recomendado que o aluno utilize os softwares '''Quartus Light''' e '''ModelSim''' instalado nas máquinas do laboratório ou então acesse estes softwares através da [[Acesso ao IFSC-CLOUD (NUVEM)|NUVEM do IFSC]]. |
*Introdução aos dispositivos lógicos programáveis: | *Introdução aos dispositivos lógicos programáveis: | ||
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::* CPLDs | ::* CPLDs | ||
| − | {{collapse top | Exemplos de PLDs}} | + | {{collapse top | expand=true| Exemplos de PLDs}} |
{{fig|1.1|Macrobloco do PLD EP300 da ALTERA| ep310_macrocell.jpg| 400 px | https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html}} | {{fig|1.1|Macrobloco do PLD EP300 da ALTERA| ep310_macrocell.jpg| 400 px | https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html}} | ||
Edição das 22h47min de 25 de julho de 2023
Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 6 ENCONTROS
| Unidade 1 - Introdução a disciplina | ||
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ATUAL
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- 10 ENCONTROS
| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 3 - Tipos de Dados e Operadores em VHDL
- 10 ENCONTROS
| Unidade 3 - Tipos de Dados e Operadores em VHDL |
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Unidade 4 - Código Concorrente
- 4 ENCONTROS
| Unidade 4 - Código Concorrente |
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Unidade 5 - Código Sequencial
- 7 ENCONTROS
| Unidade 5 - Código Sequencial |
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Unidade 6 - Projeto a nível de Sistema
- 3 ENCONTROS
| Unidade 6 - Projeto a nível de Sistema |
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Unidade 7 - Maquinas de Estado Finitas
- 3 ENCONTROS
| Unidade 7 - Maquinas de Estado Finitas |
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Unidade 8 - Testbench
- 2 ENCONTROS
| Unidade 8 - Testbench |
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Avaliações
Nas avaliações A1 e A2 vocês poderão consultar apenas as folhas entregues:
- VHDL Quick Reference - SynthWorks
- VHDL Types and Operators Quick Reference - SynthWorks
- ModelSim Quick Reference - SynthWorks
- Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
- Arquivo:Numeric std conversions.png
- Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
- Data das avaliações
- A1 - Unidade 1 a Unidade 4: dia XX/XX
- A2 - Unidade 5 a Unidade 7: dia XX/XX
- PF - Entrega do projeto final: dia 15/12
- R12 - Recuperação de A1 e A2 : dia 12/12
Atividade relâmpago (AR)
As atividades relâmpago devem ser entregues no Moodle da disciplina. Elas geram BÔNUS que são adicionados aos conceitos das avaliações A1 e A2.
Atividade extra-classe (AE)
A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.