DLP29006-Engtelecom(2020-1) - Prof. Marcos Moecke

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MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Registro on-line das aulas

Unidade 1 - Introdução a disciplina

  • 3 AULAS
Unidade 1 - Introdução a disciplina
Aula 1 (10 fev)
Aula 2 (12 fev)
  • Introdução aos dispositivos lógicos programáveis:
  • Conceito, tipos de PLDs
  • SPLD: PAL, PLA e GAL
  • CPLDs
Exemplos de PLDs
Ep310 macrocell.jpg
Figura 1.1 - Macrobloco do PLD EP300 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
Macrocell EP900.png
Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999)
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
Ep1800 block diagram.jpg Ep1800 block diagram2.jpg
Figura 1.3 - Architetura do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
PackagePinOut EP1810.png ChipEP1810.png
Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
Max 5000 architecture.jpg
Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
  • Preços
  • Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
  • Ver também:
Aula 3 (14 fev)
  • Ler pag. 413 a 431 de [1] ou pag. 495 a 501 de de [2].
Leituras complementares para a unidade
  • Historia, processo de produção dos chips.
Curiosidades do mundo digital

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

  • 3 AULAS
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
Aula 4 (19 fev)
  • Introdução ao VHDL e ambiente EDA - QUARTUS
  • Estrutura do código VHDL
  • Declaração das bibliotecas e pacotes LIBRARY / PACKAGE
 library library_name;
 use library_name.package)name.all;
  • ENTITY
 entity entity_name is
   [generic (
     cons_name1: const_type const_value;
     cons_name2: const_type const_value;
     ...
     cons_nameN: const_type const_value);]
   [port (
     signal_name1: mode signal_type;
     signal_name2: mode signal_type;
     ...
     signal_nameN: mode signal_type);]
   [declarative_part]
 [begin
   statement_part]
 end [entity] [entity_name];
  • ARCHITECTURE
 architecture arch_name of entity_name is
   [declarative_part]
 begin
   statement_part
 end [architecture] [arch_name];
  • Exemplo - Declaração de uma porta NAND em VHDL
library std;
use std.standard.all;

entity nand_gate is
	port (a, b: in bit; x: out bit);
end entity;

architecture nome_arch of nand_gate is
begin
	x <= a nand b;
end architecture;
Aula 5 (21 fev)
  • Exemplo 2.2 (VHDL) - programação de um flip-flop
 -- Declaração das bibliotecas e pacotes
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 -- Especificação de todas as entradas e saídas do circuito
 ENTITY flip_flop IS
  PORT (d, clk, rst: IN STD_LOGIC;
   q: OUT STD_LOGIC);
 END;
  
 -- Descrição de como o circuito deve funcionar
 ARCHITECTURE flip_flop OF flip_flop IS
 BEGIN
  PROCESS (clk, rst)
  BEGIN
   IF (rst='1') THEN
    q <= '0';
   ELSIF (clk'EVENT AND clk='1') THEN
    q <= d;
   END IF;
  END PROCESS;
 END;
RTL Ex2 2 Pedronib.png
Figura 2.2 - Código RTL do Exemplo 2.2
  • Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)
TM Ex2 2 Pedronib.png
Figura 2.3 - Technology Map do Exemplo 2.2
ChipPlanner Ex2 2 Pedronib.png
Figura 2.4 - Chip Planner do Exemplo 2.2
  • Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops
RTL 4FF.png
Figura 2.5 - RTL 4 FF
Aula 6 e 7 (26 e 28 fev)
  • Uso de alguns sites auxiliares para a programação em VHDL:
  • Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia.
  • Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal.
  • Uso das bibliotecas no VHDL.
  • Library std
O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift.
O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação.
  • Como declarar e usar os pacotes da biblioteca std.
Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008.
-- NAO É NECESSARIO DECLARAR
library std;
use std.standard.all;
use std.textio.all;
  • Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD?
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
  • Library ieee
O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC.
O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base.
O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base.
O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal.
O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal.
O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores.
O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores.
  • Pacotes não padronizados (NÃO UTILIZAR)
O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys)
O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys)
O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys)
  • Como declarar e usar os pacotes da biblioteca ieee.
library ieee;
-- UTILIZAR ESTES PACOTES
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

-- NAO UTILIZAR ESTES PACOTES
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
use ieee.std_logic_unsigned.all;
  • Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD?
Os pacotes padrão:
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
Os pacotes não padrão:
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic  (Mentor Graphics)
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
  • Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD?
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
  • Estrutura do código VHDL


Unidade 3 - Tipos de Dados e Operadores em VHDL

  • 7 AULAS
Unidade 3 - Tipos de Dados e Operadores em VHDL
Aula 8 (3 mar)
  • Comentários no código (duplo traço --)
-- Isso eh uma linha de comentario
y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b 
  • Representação de números e caracteres em VHDL.
  • Caracteres
caracter:  'A' 'x' '#' (com aspas simples)
string de caracteres: "IFSC" "teste" "teste123"
  • Números em geral
bit único:  '0' '1' 'Z' (com aspas simples)
vetor de bits: "0110"  "101001Z" (com aspas duplas)
vetor de 1 bit: "0" "1" (com aspas duplas)
inteiros: 5 1101 1102  (sem aspas)
  • Números binários:
0 -> '0'
7 -> "0111" ou b"0111" ou B"0111"
1023 -> "001111111111" ou b"1111111111"  ou B"1111111111" 
  • Números octais:
44   ->  5*8^1 + 4*8^0  -> O"54" ou o"54"
1023 ->  1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777#
  • Números Hexadecimais:
1023 -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF#
  • Números decimais:
1023 -> 1023 ou 1_023
1000 -> 1000 ou 1_000 ou 1E3
  • Números em outras bases (de 2 a 16)
5#320# (3*5^2 + 2*5^1 + 0*5^0) -> 85
3#201#E4 (2*3^2+0*3^1+1*3^0)*3^4 -> 1539
  • Tipos de Dados em VHDL.
  • Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE.
constant <constant_name> : <type> := <constant_value>;

A constant pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, PACKAGE_BODY, BLOCK, GENERATE, PROCESS, FUNCTION e PROCEDURE.

-- Signal sem valor default
-- Para atribuir um valor a um signal use  "<=" como operador. 

signal <name> : <type>;

-- Signal com valor default
signal <name> : <type> := <default_value>;

-- Declarações comuns de signals

signal <name> : std_logic;
signal <name> : std_logic_vector(<msb_index> downto <lsb_index>);
signal <name> : integer;
signal <name> : integer range <low> to <high>;

O signal pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, BLOCK, GENERATE. Os sinais não podem ser declarados no código sequencial (PROCESS, FUNCTION e PROCEDURE), mas podem ser usados.

-- Variables devem ser declarada em process ou subprogramas.
-- Para atribuir um valor a um variable use  "<=" como operador.

-- Variable sem valor default.	
variable <name> : <type>;

-- Variable com valor default.
variable <name> : <type> := <default_value>;

-- Declarações comuns de variables
variable <name> : std_logic;
variable <name> : std_logic_vector(<msb_index> downto <lsb_index>);
variable <name> : integer;
variable <name> : integer range <low> to <high>;

O variable (variável) só pode ser declarada e usada dentro do escopo no código sequencial (PROCESS, FUNCTION e PROCEDURE).

  • Palavra chave OTHERS para formação de agregados

Exemplos de declaração de CONSTANT, SIGNAL, VARIABLE, inicializando o valor usando o agregados

CONSTANT a: BIT_VECTOR(5 DOWNTO 0) := (OTHERS => '0');  --  "000000"

CONSTANT b: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', OTHERS => '1');  -- "01111111"
CONSTANT c: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', 6 DOWNTO 0 => '1');  -- "01111111"
CONSTANT d: BIT_VECTOR(7 DOWNTO 0) := "01111111";

SIGNAL e: STD_LOGIC_VECTOR(7 DOWNTO 0);   -- Not initialized
SIGNAL f: STD_LOGIC_VECTOR(1 TO 8) := (2|3|8 => '1', 4 => 'Z', OTHERS => '0' ); -- "011Z0001"

VARIABLE g: BIT_VECTOR(1 TO 16);  -- Not initialized
VARIABLE h: BIT_VECTOR(1 TO 16) := (1 TO 8 => '1', OTHERS => '0');  -- "1111111100000000"
Ver pag. 31 a 35 de [2]
  • ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed)
  • Ler e guardar a página sobre Aritmética com vetores em VDHL
  • Classificação dos tipos de dados.

A biblioteca standard.vhd define os tipos BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING.

	package standard is
	type boolean is (false,true); 
	type bit is ('0', '1');
	type severity_level is (note, warning, error, failure); 
	type integer is range -2147483647 to 2147483647; 
	type real is range -1.0E308 to 1.0E308; 
	type time is range -2147483648 to 2147483647 
		units 
			fs;
			ps = 1000 fs;
			ns = 1000 ps;
			us = 1000 ns; 
			ms = 1000 us; 
			sec = 1000 ms; 
			min = 60 sec; 
			hr = 60 min; 
		end units;
	subtype natural is integer range 0 to integer'high; 
	subtype positive is integer range 1 to integer'high; 
	type string is array (positive range <>) of character; 
	type bit_vector is array (natural range <>) of bit;

A biblioteca Std logic 1164.vhd define os tipos STD_(U)LOGIG, STD_(U)LOGIG_VECTOR.

	PACKAGE std_logic_1164 IS
	TYPE std_ulogic IS ( 'U',  -- Uninitialized
                         'X',  -- Forcing  Unknown
                         '0',  -- Forcing  0
                         '1',  -- Forcing  1
                         'Z',  -- High Impedance   
                         'W',  -- Weak     Unknown
                         'L',  -- Weak     0       
                         'H',  -- Weak     1       
                         '-'   -- Don't care
                       );
	TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic;
	SUBTYPE std_logic IS resolved std_ulogic;
	TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;

A biblioteca Std logic 1164.vhd ainda define algumas funções importantes como a rising_edge que determina se um sinal está na borda de subida (usado em sinais de clock).

    -------------------------------------------------------------------
    -- conversion functions
    -------------------------------------------------------------------
    FUNCTION To_bit             ( s : std_ulogic;        xmap : BIT := '0') RETURN BIT;
    FUNCTION To_bitvector       ( s : std_logic_vector ; xmap : BIT := '0') RETURN BIT_VECTOR;
    FUNCTION To_StdULogic       ( b : BIT               ) RETURN std_ulogic;
    FUNCTION To_StdLogicVector  ( b : BIT_VECTOR        ) RETURN std_logic_vector;

    -------------------------------------------------------------------    
    -- edge detection
    -------------------------------------------------------------------    
    FUNCTION rising_edge  (SIGNAL s : std_ulogic) RETURN BOOLEAN;
    FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN;

   -------------------------------------------------------------------    
    -- edge detection
    -------------------------------------------------------------------    
    FUNCTION rising_edge  (SIGNAL s : std_ulogic) RETURN BOOLEAN IS
      -- altera built_in builtin_rising_edge
    BEGIN
        RETURN (s'EVENT AND (To_X01(s) = '1') AND 
                            (To_X01(s'LAST_VALUE) = '0'));
    END;

A biblioteca Numeric std.vhd define os tipos UNSIGNED e SIGNED.

package NUMERIC_STD is
  type UNSIGNED is array (NATURAL range <>) of STD_LOGIC;
  type SIGNED is array (NATURAL range <>) of STD_LOGIC;

A biblioteca Numeric std.vhd ainda define os operadores (abs, "+", "-", "*", "\", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como:

  --============================================================================
  --   RESIZE Functions
  --============================================================================
  function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED;
  function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED;

  --============================================================================
  -- Conversion Functions
  --============================================================================
  function TO_INTEGER (ARG: UNSIGNED) return NATURAL;
  function TO_INTEGER (ARG: SIGNED) return INTEGER;
  function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED;
  function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED;
  • Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias.
Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas.
x = "1----" -- não funciona em VHDL
  • Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std
std_match(x, "1----") -- funciona em VHDL
  • Faça a simulação do circuito para ver se está funcionando,

Vagas5.png

Ver função resize
Ver pag. 73 a 78 de [2]

Avaliações

Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

Avaliação A1

  • Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
  • Data da avaliação (xx/xx/2020) - Local: LabSiDi.

Avaliação A2

  • Conteúdo avaliado serão as unidades 5 a 8 (Cap 6 a 10)
  • Data da avaliação (xx/xx/2020) - Local: LabSiDi.

Recuperação R12

  • Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
  • Conteúdo avaliado será as unidades 2 a 8
  • Data da avaliação (XX/XX/2020) - Local: LabSiDi.
As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:
Dica use também como fonte de consulta os templates do Quartus.
Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Estudos livres sem entrega de documentação (EL)

  • Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.

Referências Bibliográficas:

  1. PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
  2. 2,0 2,1 2,2 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335


Curso de Engenharia de Telecomunicações