Mudanças entre as edições de "DLP29006-Engtelecom(2019-2) - Prof. Marcos Moecke"

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*[https://www.computerhistory.org/siliconengine/timeline/ The Silicon Engine Timeline]
 
*[https://www.computerhistory.org/siliconengine/timeline/ The Silicon Engine Timeline]
  
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===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS===
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* 3 AULAS
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;Aula 4 (5 ago):
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* Introdução ao VHDL e ambiente EDA - QUARTUS
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* Estrutura do código VHDL
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:* Declaração das bibliotecas e pacotes '''LIBRARY''' / '''PACKAGE'''
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library library_name;
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use library_name.package)name.all;
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</i>
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:* '''ENTITY'''
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<i>
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entity entity_name is
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  [generic (
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    cons_name1: const_type const_value;
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    cons_name2: const_type const_value;
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    ...
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    cons_nameN: const_type const_value);]
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  [port (
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    signal_name1: mode signal_type;
 +
    signal_name2: mode signal_type;
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    ...
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    signal_nameN: mode signal_type);]
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  [declarative_part]
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[begin
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  statement_part]
 +
end [entity] [entity_name];
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</i>
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:* '''ARCHITECTURE'''
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<i>
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architecture arch_name of entity_name is
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  [declarative_part]
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begin
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  statement_part
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end [architecture] [arch_name];
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</i>
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* Exemplo - Declaração de uma porta NAND em VHDL
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<syntaxhighlight lang=vhdl>
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library std;
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use std.standard.all;
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entity nand_gate is
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port (a, b: in bit; x: out bit);
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end entity;
 +
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architecture nome_arch of nand_gate is
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begin
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x <= a nand b;
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end architecture;
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</syntaxhighlight>
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* Exemplo 2.2 (VHDL) - programação de um flip-flop
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<syntaxhighlight lang=vhdl>
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-- Declaração das bibliotecas e pacotes
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LIBRARY ieee;
 +
USE ieee.std_logic_1164.all;
 +
 +
-- Especificação de todas as entradas e saídas do circuito
 +
ENTITY flip_flop IS
 +
  PORT (d, clk, rst: IN STD_LOGIC;
 +
  q: OUT STD_LOGIC);
 +
END;
 +
 
 +
-- Descrição de como o circuito deve funcionar
 +
ARCHITECTURE flip_flop OF flip_flop IS
 +
BEGIN
 +
  PROCESS (clk, rst)
 +
  BEGIN
 +
  IF (rst='1') THEN
 +
    q <= '0';
 +
  ELSIF (clk'EVENT AND clk='1') THEN
 +
    q <= d;
 +
  END IF;
 +
  END PROCESS;
 +
END;
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</syntaxhighlight>
 +
:* Após a [[criação do projeto em VHDL]] utilizando a descrição de hardware acima, [[compile o código VHDL]].
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:* Use o [[RTL Viewer]] para ver a descrição RTL do circuito.
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<center>[[Arquivo:RTL_Ex2_2_Pedronib.png| 400 px]]</center>
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<center> Figura 2.2 - Código RTL do Exemplo 2.2 </center>
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:* Use o [[Technology Map Viewer]] para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)
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<center>[[Arquivo:TM_Ex2_2_Pedronib.png| 400 px]]</center>
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<center> Figura 2.3 - Technology Map do Exemplo 2.2 </center>
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:* Abra o [[Chip Planner]] e observe no [[Node Properties]] como esse circuito é conectado dentro do dispositivo FPGA selecionado
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<center>[[Arquivo:ChipPlanner_Ex2_2_Pedronib.png| 400 px]]</center>
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<center> Figura 2.4 - Chip Planner do Exemplo 2.2 </center>
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;Aula 4 (18 fev):
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* Uso de alguns sites auxiliares para a programação em VHDL:
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:*[[Preparando para gravar o circuito lógico no FPGA]]
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:*[[Palavras reservadas do VHDL]]
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:*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para formatar automaticamente um código VHDL.
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:*[[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA.
 +
*Exemplo de um contador em VHDL. [https://en.wikipedia.org/wiki/VHDL#Example:_a_counter COUNTER] na página de  VHDL da Wikipedia.
 +
:* Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal.
 +
 +
* Uso das bibliotecas no VHDL.
 +
:*Library '''std'''
 +
::O Package '''standard''': é parte do VHDL desde a primeira versão (1987).  Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift.
 +
::O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação.
 +
*Como declarar e usar os pacotes da biblioteca '''std'''.
 +
:: Note que esses  pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008.
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:::<syntaxhighlight lang=vhdl>
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-- NAO É NECESSARIO DECLARAR
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library std;
 +
use std.standard.all;
 +
use std.textio.all;
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</syntaxhighlight>
 +
*Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD?
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ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
 +
 +
:*Library '''ieee'''
 +
:: O Package '''[[Std logic 1164.vhd | std_logic_1164]]''' define os tipos de dados STD_ULOGIC  e STD_LOGIC.
 +
:: O Package '''[[Numeric std.vhd | numeric_std]]''' define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base.
 +
:: O Package '''numeric_bit''' define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base.
 +
:: O Package '''numeric_std_unsigned''' introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal.
 +
:: O Package '''numeric_bit_unsigned''' introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal.
 +
:: O Package '''fixed_pkg''' (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed  (SFIXED) e seus operadores.
 +
:: O Package '''float_pkg''' (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores.
 +
:* Pacotes não padronizados ('''NÃO UTILIZAR''')
 +
: O Package [[Std logic arith.vhd | std_logic_arith]] define os tipos de dados SIGNED e UNSIGNED e seus operadores.  Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys)
 +
: O Package [[Std logic unsigned.vdh | std_logic_unsigned]] é semelhante ao numeric_std_unsigned. (disponível da Synopsys)
 +
: O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys)
 +
 +
*Como declarar e usar os pacotes da biblioteca '''ieee'''.
 +
:::<syntaxhighlight lang=vhdl>
 +
library ieee;
 +
-- UTILIZAR ESTES PACOTES
 +
use ieee.std_logic_1164.all;
 +
use ieee.numeric_std.all;
 +
 +
-- NAO UTILIZAR ESTES PACOTES
 +
use ieee.std_logic_arith.all;
 +
use ieee.std_logic_signed.all;
 +
use ieee.std_logic_unsigned.all;
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</syntaxhighlight>
 +
 +
*Onde estão os arquivos dessa biblioteca na versão Quartus II  versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD?
 +
::Os pacotes padrão:
 +
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
 +
 +
::Os pacotes não padrão:
 +
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic  (Mentor Graphics)
 +
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
 +
 +
*Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II  versão 16.0 instalado na IFSC_CLOUD?
 +
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
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 +
;Aula 5 (22 fev):
 +
* Introdução ao VHDL e ambienta EDA - QUARTUS
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* Estrutura do código VHDL
 +
:* Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops, e realize as simulações funcional e temporal do circuito.
 +
<center>[[Arquivo:RTL_4FF.png| 400 px]]</center>
 +
<center> Figura 2.5 - RTL 4 FF </center>
 +
 +
<center>[[Arquivo:SIM1_4FF.png| 800 px]]</center>
 +
<center> Figura 2.6 - Simulação Funcional de 4 FF 100ns </center>
 +
 +
<center>[[Arquivo:SIM2_4FF.png| 800 px]]</center>
 +
<center> Figura 2.7 - Simulação Temporal de 4 FF 100ns</center>
 +
Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset.  No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças.
 +
 +
''IMPORTANTE:''  Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo. 
 +
* Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequencia do clock esperada  através da seguinte linha:
 +
 +
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
 +
 +
 +
;Aula 6 (25 fev):
 +
:* Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador
 +
:: Realizar as simulações funcional e temporal do circuito
 +
:: Observar o "Technology Map" e o "RTL" do circuito
 +
<syntaxhighlight lang=vhdl>
 +
LIBRARY ieee;
 +
USE ieee.std_logic_1164.all;
 +
 +
ENTITY registered_comp_add IS
 +
  PORT (clk: IN STD_LOGIC;
 +
  a, b: IN INTEGER RANGE 0 TO 7;
 +
  reg_comp: OUT STD_LOGIC;
 +
  reg_sum: OUT INTEGER RANGE 0 TO 15);
 +
END;
 +
 +
ARCHITECTURE circuit OF registered_comp_add IS
 +
  SIGNAL comp: STD_LOGIC;
 +
  SIGNAL sum: INTEGER RANGE 0 TO 15;
 +
BEGIN
 +
  comp <= '1' WHEN a>b ELSE '0';
 +
  sum <= a + b;
 +
  PROCESS (clk)
 +
  BEGIN
 +
  IF (clk'EVENT AND clk='1') THEN
 +
    reg_comp <= comp;
 +
    reg_sum <= sum;
 +
  END IF;
 +
  END PROCESS;
 +
END;
 +
</syntaxhighlight>
 +
:: Acrescente saídas para o sinal '''sum''' e para o sinal '''comp''', de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal.
 +
 +
<center>[[Arquivo:RTL_Ex2_3_Pedronib.png | 400 px]] </center>
 +
<center> Figura 2.8 - Código RTL do Exemplo 2.3 </center>
 +
 +
Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset.  No entanto, no caso da simulação com timing, existe um atraso nestas mudanças.
 +
 +
''IMPORTANTE:''  Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo. 
 +
* Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequencia do clock esperada  através da seguinte linha:
 +
 +
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
 +
::ver [[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA.
 +
::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p.  ISBN  9780262014335 </ref>
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Edição das 07h45min de 5 de agosto de 2019

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Registro on-line das aulas

Unidade 1 - Introdução a disciplina

Unidade 1 - Introdução a disciplina

  • 3 AULAS
Aula 1 (29 jul)
Aula 2 (31 jul)
  • Introdução aos dispositivos lógicos programáveis:
  • Conceito, tipos de PLDs
  • SPLD: PAL, PLA e GAL
  • CPLDs
Exemplos de PLDs
Ep310 macrocell.jpg
Figura 1.1 - Macrobloco do PLD EP300 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
Macrocell EP900.png
Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999)
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
Ep1800 block diagram.jpg Ep1800 block diagram2.jpg
Figura 1.3 - Architetura do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
PackagePinOut EP1810.png ChipEP1810.png
Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
FONTE: multisound_tahiti.jpeg
Max 5000 architecture.jpg
Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
  • Preços
  • Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
Aula 3 (2 ago)
  • Ler pag. 413 a 431 de [1] ou pag. 495 a 501 de de [2].
Leituras complementares para a unidade
  • Historia, processo de produção dos chips.
Curiosidades do mundo digital
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

  • 3 AULAS
Aula 4 (5 ago)
  • Introdução ao VHDL e ambiente EDA - QUARTUS
  • Estrutura do código VHDL
  • Declaração das bibliotecas e pacotes LIBRARY / PACKAGE

library library_name;
use library_name.package)name.all;

  • ENTITY

entity entity_name is
  [generic (
    cons_name1: const_type const_value;
    cons_name2: const_type const_value;
    ...
    cons_nameN: const_type const_value);]
  [port (
    signal_name1: mode signal_type;
    signal_name2: mode signal_type;
    ...
    signal_nameN: mode signal_type);]
  [declarative_part]
[begin
  statement_part]
end [entity] [entity_name];

  • ARCHITECTURE

architecture arch_name of entity_name is
  [declarative_part]
begin
  statement_part
end [architecture] [arch_name];

  • Exemplo - Declaração de uma porta NAND em VHDL
library std;
use std.standard.all;

entity nand_gate is
	port (a, b: in bit; x: out bit);
end entity;

architecture nome_arch of nand_gate is
begin
	x <= a nand b;
end architecture;


  • Exemplo 2.2 (VHDL) - programação de um flip-flop
 -- Declaração das bibliotecas e pacotes
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 -- Especificação de todas as entradas e saídas do circuito
 ENTITY flip_flop IS
  PORT (d, clk, rst: IN STD_LOGIC;
   q: OUT STD_LOGIC);
 END;
  
 -- Descrição de como o circuito deve funcionar
 ARCHITECTURE flip_flop OF flip_flop IS
 BEGIN
  PROCESS (clk, rst)
  BEGIN
   IF (rst='1') THEN
    q <= '0';
   ELSIF (clk'EVENT AND clk='1') THEN
    q <= d;
   END IF;
  END PROCESS;
 END;
RTL Ex2 2 Pedronib.png
Figura 2.2 - Código RTL do Exemplo 2.2
  • Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)
TM Ex2 2 Pedronib.png
Figura 2.3 - Technology Map do Exemplo 2.2
ChipPlanner Ex2 2 Pedronib.png
Figura 2.4 - Chip Planner do Exemplo 2.2

Avaliações

Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

Avaliação A1

  • Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
  • Data da avaliação (XX/XX/2019) - Local: LabSiDi.

Avaliação A2

  • Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9)
  • Data da avaliação (XX/XX/2019) - Local: LabSiDi.

Recuperação R12

  • Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
  • Conteúdo avaliado será as unidades 2 a 7
  • Data da avaliação (XX/XX/2019) - Local: LabSiDi.
As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:
Dica use também como fonte de consulta os templates do Quartus.
Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Projeto Final (PF)

  • O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) A avaliação individual do aluno durante o desenvolvimento do projeto e/ou entrevista (avaliação oral).
  1. ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
  2. ↑ PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335
Disponível em “https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom(2019-2)_-_Prof._Marcos_Moecke&oldid=159868”