Mudanças entre as edições de "DLP1-EngTel (página)"

Edição das 17h10min de 11 de março de 2015

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Informações Gerais

Registro on-line das aulas

Aula 1 (5 fev)

Apresentação da disciplina

Dispositivos lógicos programáveis.
Bases da linguagem VHDL.
Tipos de dados, libraries, conversão de tipos, operadores, atributos.
Código VHDL concorrente e sequencial.
Projeto hierárquico.
Simulação e Testbench
Maquina de estado finita (FSM).
Projeto Final de circuitos lógicos.
Avaliações.

Introdução aos dispositivos lógicos programáveis:

Conceito, tipos de PLDs
SPLD: PAL, PLA e GAL

Ver pag. 413 a 418 de ^[1]

Aula 2 (6 fev)

Introdução aos dispositivos lógicos programáveis:

CPLDs e FPGAs
Fabricantes de DLPs
Vizualização no Chip Planner de um projeto.

Ver pag. 419 a 424 de ^[1]

Aula 3 (11 fev)

Introdução aos dispositivos lógicos programáveis:

Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
Vizualização no Chip Planner de um projeto.

Ver pag. 424 a 431 de ^[1]

Aula 4 (12 fev)

Introdução ao VHDL.

Exemplo de programação de um full adder. Utilize os arquivos .qar enviados (V1 - estrutural. V2 - comportamental) para analisar os circuitos obtidos e realizar as simulações funcional e temporal.

Ver pag. 3 a 8 de ^[2]

Aula 5 (13 fev)

Introdução ao VHDL.

Estrutura do código VHDL
Libraries, Entity, Architecture

Aula 6 (19 fev)

Introdução ao VHDL.

Estrutura do código VHDL
Exercicios 2.2 (VHDL e QSIM)
Exemplo de programação de um flip-flop
Exercicios 2.3 (VHDL e QSIM)

Ver pag. 3 a 8 de ^[2]

Aula 7 (20 fev)

Tipos de Dados em VHDL.

Aula 8 (25 fev)

Tipos de Dados em VHDL.

Aula 9 (26 fev)

Tipos de Dados em VHDL.

Aula 10 (27 fev)

Tipos de Dados em VHDL.

Aula 11 (5 mar)

Tipos de Dados em VHDL.

Aula 12 (6 mar)

Operadores em VHDL.

Operadores predefinidos: Atribuição, Logicos, Arithméticos, Comparação, Deslocamento, Concatenação, "Matching".
Sobrecarga de operadores

Ver pag. 91 a 98 de ^[2]

Aula 13 (11 mar)

Atributos em VHDL.

Atributos predefinidos: tipo escalar e enumerados; tipo array; de sinal;
Atributos definidos pelo usuário;
Atributos de síntese: Enum_encoding, chip_pin, keep, preserve, noprune.
Exemplo: Delay line (sintese e simulação temporal sem o com o atributo keep)

Ver pag. 99 a 109 de ^[2]

Recursos de Laboratório

Quartus/Modelsim/QSIM

Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.

Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).

Sharelatex

Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.

Listas de Exercícios

Unidade 1

Fazer uma pesquisa sobre as formas como os PLDs são programados. Fusíveis, antifusíseis, memória PROM, EPROM, EEPROM, Flash, SRAM, etc. Formar equipes de até 2 alunos e apresentar um resumo em 2 a 3 páginas A4.

PRAZO 20/02

Unidade 2

Utilize no Quartus II o arquivo adders.qar para realizar os seguintes procedimentos:

P0 - Selecione a família de FPGA Cyclone e selecione o dispositivo EP1C3T100A8

P1 - Selecione como Top-Level Entity o arquivo adder_4bits.vhd e compile esse código [Processing > Start Compilation].

Anote o número de Elementos Lógicos (ou ALUTs) utilizados [Compilation Report > Flow Summary].
Verifique qual é o maior tempo de propagação entre as entradas a,b e saida sum [Compilation Report > TimeQuest ... > Datasheet Report > Propagation Delay].
Verifique o código RTL gerado [Tools > Netlist Viewers > RTL Viewer]
Verifique como o circuito foi sintetizado abrindo o [Chip Planner], e após dar um zoom no Elemento lógico (ou ALUT) utilizado verifique o hardware que foi utilizado com o [Resource Property Editor]
Faça a simulação funcional utilizando o arquivo tb_adder_4bits.vwf no QSIM, e verifique se as somas estão corretas.

P2 - Selecione como Top-Level Entity o arquivo adder_ripple_4bits.bdf e compile esse código [Processing > Start Compilation].

Repita os passos do procedimento P1.

P3 - Troque a familia do FPGA para Stratix III e selecione o dispositivo EP3SE50F484C2 e repita os procedimento P1 e P2 acima.

P4 - Análise os resultados obtidos e chegue as suas conclusões. Escreva os resultados em um artigo resumido de 1 a 2 páginas.

PRAZO 27/02

Exemplos de utilização do elemento lógico/ALUT

Adder de 4 bits em EP1C3T100A8

Adder de 4 bits em EP3SE50F484C2

Riple Adder de 4bits em EP3SE50F484C2

Faça o exercício 2.1 ^[2], completando o código VHDL. Idente o código. Procure entender o código inserindo comentários onde julgar importante. Depois de tudo realizado compile e simule o código. Procure obter zero erros na primeira complilação.

Código VHDL


----------------------------------------------------
LIBRARY ieee;
USE _________________________;
----------------------------------------------------
ENTITY mux IS
PORT (___, ___: ___ STD_LOGIC_VECTOR(7 DOWNTO 0);
sel: IN ____________________________;
___: OUT STD_LOGIC_VECTOR(__ DOWNTO 0));
END _____;
----------------------------------------------------
ARCHITECTURE example OF _____ IS
BEGIN
PROCESS (a, b, ____)
BEGIN
IF (sel="00") THEN
x <= "00000000";
ELSIF (__________) THEN
x <= a;
_____ (sel="10") THEN
x <= __;
ELSE
x <= "___________";
END ___;
END __________;
END __________;
----------------------------------------------------

</syntaxhighlight>

Links auxiliares

Livros/Resumos sobre VHDL

VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
VHDL QUICK REFERENCE CARD - Qualis (r2.1)
VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)

Fabricantes de DLPs

Referências Bibliográficas:

↑ ^1,0 ^1,1 ^1,2 PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
↑ ^2,0 ^2,1 ^2,2 ^2,3 ^2,4 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335

Curso de Engenharia de Telecomunicações

[PEDRONI2010a-1] 1,0 ^1,1 ^1,2 PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657

[PEDRONI2010b-2] 2,0 ^2,1 ^2,2 ^2,3 ^2,4 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335

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 ;Aula 7 (20 fev):
-*Introdução ao VHDL.
+*Tipos de Dados em VHDL.
+;Aula 8 (25 fev):
+*Tipos de Dados em VHDL.
+;Aula 9 (26 fev):
+*Tipos de Dados em VHDL.
+;Aula 10 (27 fev):
+*Tipos de Dados em VHDL.
+;Aula 11 (5 mar):
+*Tipos de Dados em VHDL.
+;Aula 12 (6 mar):
+*Operadores em VHDL.
+:* Operadores predefinidos: Atribuição, Logicos, Arithméticos, Comparação, Deslocamento, Concatenação, "Matching".
+:* Sobrecarga de operadores
+::Ver pag. 91 a 98 de <ref name="PEDRONI2010b"/>
+;Aula 13 (11 mar):
+*Atributos em VHDL.
+:* Atributos predefinidos: tipo escalar e enumerados; tipo array; de sinal;
+:* Atributos definidos pelo usuário;
+:* Atributos de síntese: Enum_encoding, chip_pin, keep, preserve, noprune.
+:* Exemplo: Delay line (sintese e simulação temporal sem o com o atributo keep)
+::Ver pag. 99 a 109 de <ref name="PEDRONI2010b"/>
 ==Recursos de Laboratório==