Mudanças entre as edições de "Circuito Serializador - Pedroni VHDL"

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<syntaxhighlight lang=vhdl>
 
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library ieee;
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use ieee.std_logic_1164.all;
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use ieee.numeric_std.all;
  
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entity fast_serializer is
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generic (n: integer := 4 ; bits : integer :=2);
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port(
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clk: in std_logic;
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din: in std_logic_vector(n-1 downto 0);
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count_out: out std_logic_vector(bits-1 downto 0);
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dout: out std_logic);
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--sclk_teste: out std_logic);
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end entity;
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architecture fast_serializer of fast_serializer is
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    signal internal: std_logic_vector(n-1 downto 0);
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begin
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process(clk)
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variable count : integer range 0 to n;
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begin
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if(rising_edge(clk)) then
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count := count +1;
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if (count= n-1) then --enable to update "internal"
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internal <= din;
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elsif (count=n) then --count is 0-to-(n-1)
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count := 0;
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end if;
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dout <= internal(count); --continous serial output
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end if;
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count_out <= std_logic_vector(to_unsigned(count, bits));
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end process;
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end architecture;
 
    
 
    
 
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==Simulações==

Edição das 11h01min de 29 de março de 2016

Estrutura

  • Circuito serializador (Recebe logic_vector, sai logic)
  • Possui um contador de teste afim de depuração (Exemplo do Loop: conta até 3 e joga o bit que está na entrada ṕara a saída.)

VHDL

Código 
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity fast_serializer is

	generic (n: integer := 4 ; bits : integer :=2);
	port(
		clk: in std_logic;
		din: in std_logic_vector(n-1 downto 0);
		count_out: out std_logic_vector(bits-1 downto 0);
		dout: out std_logic);
		--sclk_teste: out std_logic);
end entity;
	
architecture fast_serializer of fast_serializer is
	
     signal internal: std_logic_vector(n-1 downto 0);


begin

	process(clk)
		variable count : integer range 0 to n;
		begin	
			if(rising_edge(clk)) then
				count := count +1;
				if (count= n-1) then --enable to update "internal"
					internal <= din;
				elsif (count=n) then --count is 0-to-(n-1)
					count := 0;
				end if;
				dout <= internal(count); --continous serial output
			end if;
			count_out <= std_logic_vector(to_unsigned(count, bits));
	end process;
end architecture;

Testbench

Código
  • Resultado Funcional:

200px

  • Resultado Temporal:

200px

Simulações

Nº Bits ALMs Delay Potência (mW)
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x x x x
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