DLP29007-2020-1
Revisão de 22h15min de 2 de março de 2020 por Roberto.matos (discussão | contribs) (→Aula 18/02/2020 – Síntese do VHDL)
Dispositivos Lógicos Programáveis 2: Diário de Aula 2020-1
- Professor: Roberto de Matos
- Encontros: 3ª feira às 7:30h e 4ª feira ímpar às 9:40h
- Local: Laboratório de Sistemas Digitais
- Atendimento Paralelo: 3ª feira às 10h e 5ª feira às 14:30h (1h cada)
- Plano de Ensino
- Cronograma de Aulas:
- Conteúdo Programado no SIGAA
- Diário de execução e material na Wiki
Links Úteis
- Usando os Kits de FPGA
Materiais de Aula
Aula 11/02/2020 – Apresentação
- Apresentação do professor.
- Apresentação da disciplina.
- Artigos:
Aula 12/02/2020 – Complexidade e Projeto de Sistemas Digitais
- Exemplo uC vs. FPGA
- Notas de Aula:
Aula 18/02/2020 – Síntese do VHDL
- Notas de Aula:
- Experimento:
- Medição de tempos de propagação em circuitos combinacionais Até Visualização dos tempos de propagação no Chip Planner
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
- Exercício:
Aula 02/03/2020 – Síntese do VHDL (cont.)
- Objetivo:
- Discutir Exercício 01: Tempo de Propagação
- Finalizar os conceitos de Síntese do VHDL
- Notas de Aula:
- Experimento:
- Medição de tempos de propagação em circuitos combinacionais A partir Visualização dos tempos de propagação no Chip Planner