Mudanças entre as edições de "Experimento 2 para Circuitos Lógicos"
Ir para navegação
Ir para pesquisar
Linha 13: | Linha 13: | ||
#Computador com software Quartus II da Altera. | #Computador com software Quartus II da Altera. | ||
=Diagrama Esquemático= | =Diagrama Esquemático= | ||
− | *Abra o Quartus II (versão 13.1) e insira o diagrama esquemático com portas OR/NOR/NOT, conforme a figura abaixo. | + | *Abra o Quartus II (versão 13.0.1 SE) e insira o diagrama esquemático com portas OR/NOR/NOT, conforme a figura abaixo. |
[[Imagem:Exp2_dia.png|800px]] | [[Imagem:Exp2_dia.png|800px]] |
Edição atual tal como às 09h35min de 21 de outubro de 2014
Simulação de portas do tipo OR, NOT e NOR
- Objetivos
- Utilizar o diagrama esquemático do Quartus II para inserir um circuito com Portas OR, NOT e NOR;
- Obter o sinal de saída simulado usando o QSIM - diagrama funcional;
- Obter o sinal de saída simulado usando o QSIM - diagrama temporal (uso de cursores para medições);
- Compreender o funcionamento das porta OR, NOT e NOR;
- Entender a tabela verdade de circuitos lógicos;
- Materiais necessários
- CI 74X32 OR(disponível na biblioteca da ALTERA)
- CI 74X04 NOT(disponível na biblioteca da ALTERA)
- CI 74X02 NOR(disponível na biblioteca da ALTERA)
- Computador com software Quartus II da Altera.
Diagrama Esquemático
- Abra o Quartus II (versão 13.0.1 SE) e insira o diagrama esquemático com portas OR/NOR/NOT, conforme a figura abaixo.
- Após salvar o arquivo como exp2.bdf em uma pasta vazia com nome Exp2, e crie um projeto exp2.qpf utilizando a família family=Cyclone com o dispositivo device=EP1C3T100A8. Após isso compile o projeto.
Obter o sinal de saída simulado usando o QSIM - diagrama funcional
- Abra o simulador (New > University Program VWF).
- Defina o tempo de simulação (Edit > Set End Time ...) = 200 ns.
- Importe todos os nós de lista do projeto (Edit > Insert > Insert Node or Bus) > [Node Finder] > [List] > [>>] > [OK] > [OK].
- Faça o agrupamento das entradas, selecione-as (Botão direito do mouse > Grouping > Group > Name "Entradas" > Radix: Unsigned Decimal > OK).
- Desenhe a forma de onda dos sinais de entrada selecionando a linha do agrupamento("Entradas") e clicando (Count type > Gray code > OK) gerando assim o sinal exibido na figura abaixo, e salve com o nome EntradaFunc.vwf.
- Selecione o Quartus II como simulador (Simulation > Options > Quartus II Simulator > OK).
- Indique como a simulação será feita (Simulation > Run Functional Simulation).
- Verifique se o resultado obtido corresponde a respostas do circuito implementado.
Obter o sinal de saída simulado usando o QSIM - diagrama temporal
- Selecione o Quartus II como simulador (Simulation > Options > Quartus II Simulator > OK).
- Indique como a simulação será feita (Simulation > Run Timing Simulation).
- Verifique se o resultado obtido corresponde a respostas do circuito implementado.
- Analise o atraso de propagação indicado na simulação.
Uso do cursor para a medição do atraso de propagação
Para fazer a medição do atraso de propagação analisado na simulação é necessário o uso do cursor. Com o Master Timer Bar, é possível percorrer todo o tempo de simulação e também selecionar as entradas e as saídas das portas.
- Crie um novo cursor (clique duas vezes na barra branca no tempo desejado), utilize2 ou mais cursores para medir os tempos entre o Master Timer Bar e os demais cursores.
- Para selecionar um cursor como principal (clique em cima do cursor com o botão direito do mouse e selecione Master Time Bar).
- Desmarque a opção para liberar os cursores das linhas de grade.
- Se quiser use a opção (Snap to Transition) para travar os cursores nas transições dos sinais.
- No exemplo abaixo, foi analisada a saída correspondente a soma das entradas . Note que o atraso de propagação mostrado é de 465 ps.
Compreender o funcionamento das portas OR, NOT e NOR
- Verifique que as saídas AB, ABC, ABCD se comportam, respectivamente como portas OR, NOT e NOR aplicadas nas entradas 2, 3 e 4.
- Preencha a tabela verdade de acordo com a resposta obtida com a simulação do arquivo de entrada.
Entradas | Saídas | |||||
---|---|---|---|---|---|---|
A | B | C | D | AB | ABC | ABCD |
0 | 0 | 0 | 0 | |||
0 | 0 | 0 | 1 | |||
0 | 0 | 1 | 0 | |||
0 | 0 | 1 | 1 | |||
0 | 1 | 0 | 0 | |||
0 | 1 | 0 | 1 | |||
0 | 1 | 1 | 0 | |||
0 | 1 | 1 | 1 | |||
1 | 0 | 0 | 0 | |||
1 | 0 | 0 | 1 | |||
1 | 0 | 1 | 0 | |||
1 | 0 | 1 | 1 | |||
1 | 1 | 0 | 0 | |||
1 | 1 | 0 | 1 | |||
1 | 1 | 1 | 0 | |||
1 | 1 | 1 | 1 |