SST20707-2013-2: mudanças entre as edições
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* Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND) | |||
* Exercício: Projeto do meio somador | |||
Edição das 19h12min de 26 de agosto de 2013
1 Síntese de Sistemas de Telecomunicações: Diário de Aula 2013-2
Professor: Roberto de Matos
Encontros: 3ª feira 9:40 e 6ª feira 7:30
Atendimento paralelo: 4ª feira das 13:30 às 15:20.
1.1 Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
1.2 Slides
- [[Media:Sst-intro.pdf|Slides de Introdução]
- [[Media:Sst-lab2_VHDL_fluxo_quartus.pdf|Fluxo de Projeto Quartus]
2 1ª Aula: Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina: conteúdo, bibliografia e avaliação.
- Aula Introdutória:
- Por que dispositivos lógicos programáveis?
- Histórico
3 2ª Aula: Desenvolvimento com PLDs
- Arquitetura dos PLDs
- Arquitetura dos FPGAS
- Introdução ao Fluxo de Projeto do Quartus
4 3ª Aula: Laboratório Quartus
- Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
- Exercício: Projeto do meio somador