Mudanças entre as edições de "DLP29007-2019-2"
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**http://www.designcabana.com/knowledge/electrical/electronics/digital/propag/ | **http://www.designcabana.com/knowledge/electrical/electronics/digital/propag/ | ||
− | = Aula | + | = Aula 02/09/2019 – Eficiência de Circuitos Sequenciais (cont.) = |
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+ | *Experimentos Circuitos Sequenciais: | ||
+ | ** [http://docente.ifsc.edu.br/roberto.matos/dlp2_public/pratica_cap9.zip Prática Circuitos Sequenciais] | ||
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+ | *SDC: | ||
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+ | create_clock -name CLK50MHz -period 50MHz [get_ports {clk}] | ||
+ | derive_pll_clocks | ||
+ | derive_clock_uncertainty | ||
+ | </syntaxhighlight> | ||
[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/qts_qii51006.pdf Recommended Design Practices] | [https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/qts_qii51006.pdf Recommended Design Practices] | ||
=Aula 09/10/2019 – Máquinas de Estado= | =Aula 09/10/2019 – Máquinas de Estado= | ||
+ | *Leitura recomendada: | ||
+ | **Capítulo 10 do livro do Chu | ||
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+ | *Notas de aula: | ||
+ | ** [http://docente.ifsc.edu.br/roberto.matos/dlp2_public/slides/dlp29007-lecture05-fsm.pdf Lecture 05: Finite State Machines: Principle and Practice] | ||
− | + | =Aula 13/10/2019 – Máquinas de Estado (cont.)= | |
− | * [http://docente.ifsc.edu.br/roberto.matos/dlp2_public/memctrl_with_cleaver.vhd FSM Memory Controller] | + | *Experimentos Máquinas de Estado: |
+ | ** [http://docente.ifsc.edu.br/roberto.matos/dlp2_public/memctrl_with_cleaver.vhd FSM Memory Controller] |
Edição das 14h55min de 9 de setembro de 2019
Dispositivos Lógicos Programáveis 2: Diário de Aula 2019-2
- Professor: Roberto de Matos
- Encontros: 2ª (a cada 15 dias) e 6ª às 15:40h
- Local: Laboratório de Programação
- Atendimento Paralelo: 4ª às 10h e 14h (1h cada)
- Plano de Ensino
- Cronograma de Aulas: Conteúdo Programado no Portal SIGAA
Links Úteis
- Usando os Kits de FPGA
Materiais de Aula
Aula 29/07/2019 – Apresentação
- Apresentação do professor.
- Apresentação da disciplina.
- Projetos com FPGA
Aula 02/08/2019 – Complexidade e Projeto de Sistemas Digitais
- Exemplo uC vs. FPGA
- Notas de Aula:
Aula 09/08/2019 – Complexidade e Projeto de Sistemas Digitais (cont.)
- Experimento:
- Medição de tempos de propagação em circuitos combinacionais Até Visualização dos tempos de propagação no Chip Planner
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
- Exercício:
Aula 12/08/2019 – Não Houve Aula
- FINALIZAR O EXERCÍCIO:
Aula 16/08/2019 – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos operadores em VHDL
- Experimento:
- Medição de tempos de propagação em circuitos combinacionais A partir de Configurando o compilador
- Exemplo usando DSE
- F1 Instances
Aula 23/08/2019 – Eficiência de Circuitos Combinacionais
- Leitura recomendada:
- Capítulo 7 do livro do Chu
- Notas de aula:
Aula 26/08/2019 – Eficiência de Circuitos Combinacionais
- Experimentos Circuitos Combinacionais:
Aula 30/08/2019 – Eficiência de Circuitos Sequenciais
- Leitura recomendada:
- Capítulo 8 e 9 do livro do Chu
- Notas de aula:
- Experimentos Circuitos Sequenciais:
- SDC:
create_clock -name CLK50MHz -period 50MHz [get_ports {clk}]
derive_pll_clocks
derive_clock_uncertainty
</syntaxhighlight>
- Exemplo simples e muito bom de Glitch:
Aula 02/09/2019 – Eficiência de Circuitos Sequenciais (cont.)
- Experimentos Circuitos Sequenciais:
- SDC:
create_clock -name CLK50MHz -period 50MHz [get_ports {clk}]
derive_pll_clocks
derive_clock_uncertainty
</syntaxhighlight>
Aula 09/10/2019 – Máquinas de Estado
- Leitura recomendada:
- Capítulo 10 do livro do Chu
- Notas de aula:
Aula 13/10/2019 – Máquinas de Estado (cont.)
- Experimentos Máquinas de Estado: