DLP29007-2018-2

1 Dispositivos Lógicos Programáveis 2

• Professor: Roberto de Matos

• Horário das aulas e atendimento paralelo
• Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)

2 Aula 1 (27/07/2018) – Apresentação

• Apresentação do professor.
• Apresentação dos alunos: Nome, perfil, preferências, etc.
• Apresentação da disciplina.
• Projetos com FPGA

3 Aula 2 (03/08/2018) – Complexidade e Projeto de Sistemas Digitais

• Notas de Aula:
  • Lecture 01: Complexity Mangement and the Design of Complex Digital Systems

4 Aula 3 (06/08/2018) – Prática Signal Tap

• Finalização do assunto sobre complexidade

• Configuração e uso do Signal Tap
• Labx11.qar

5 Aula 4 (10/08/2018) – Tempos de Propagação e Logic Lock

• Medição de tempos de propagação em circuitos combinacionais
• Uso de Logic Lock para definir a área a ser ocupada pelo circuito

6 Aula 5 (17/08/2018) – Tempos de Propagação (cont.) e Complexidade

• Como desconsiderar o tempo de propagação de entrada e saída.

7 Aula 6 (20/08/2018) – Síntese do VHDL

• Lecture 02: Synthesis of VHDL Code
• Concepção dos operadores em VHDL
• Criação da tabela de operadores

8 Aula 7 (20/08/2018) – Síntese do VHDL

• Criação da tabela de operadores (cont.)

9 Aula 8 (31/08/2018) – Síntese do VHDL

• Análise tabela
• Correção problema operador

10 Aula 9 (03/09/2018) – Síntese do VHDL

• Lecture 02: Synthesis of VHDL Code
• Concepção dos tipos de dados em VHDL

11 Aula 10 (10/09/2018) – Síntese do VHDL

• Leitura recomendada:
  • Capítulo 7 do livro do Chu;
  • Notas de aula 03.
• Lecture 03: Efficient Design of Combinational Circuits