DLP29007-2018-2: mudanças entre as edições
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* [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture02-synthesis.pdf Lecture 02: Synthesis of VHDL Code] | * [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture02-synthesis.pdf Lecture 02: Synthesis of VHDL Code] | ||
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* Concepção dos tipos de dados em VHDL | |||
Edição das 15h54min de 24 de agosto de 2018
1 Dispositivos Lógicos Programáveis 2
- Professor: Roberto de Matos
- Horário das aulas e atendimento paralelo
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
2 Aula 1 (27/07/2018) – Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina.
- Projetos com FPGA
3 Aula 2 (03/08/2018) – Complexidade e Projeto de Sistemas Digitais
4 Aula 3 (06/08/2018) – Prática Signal Tap
- Finalização do assunto sobre complexidade
5 Aula 4 (10/08/2018) – Tempos de Propagação e Logic Lock
- Medição de tempos de propagação em circuitos combinacionais
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
6 Aula 5 (17/08/2018) – Tempos de Propagação (cont.) e Complexidade
- Como desconsiderar o tempo de propagação de entrada e saída.
7 Aula 5 (20/08/2018) – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos operadores em VHDL
- Criação da tabela de operadores
8 Aula 5 (20/08/2018) – Síntese do VHDL
- Criação da tabela de operadores (cont.)
- Lecture 02: Synthesis of VHDL Code
- Concepção dos tipos de dados em VHDL