SST-CSTTel (página): mudanças entre as edições
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{{DivulgueEngtelecom}} | |||
== [[Síntese de Sistemas de Telecomunicações |Ementa e referências bibliográficas]]== | == [[Síntese de Sistemas de Telecomunicações |Ementa e referências bibliográficas]]== | ||
== | == Atividades de Avaliação == | ||
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*'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas. | |||
:*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012. | |||
:*Assunto do email: SST-PRJ3_Nome_Aluno | |||
*'''Atividade 4 - Projeto de relógio HH:MM:SS com conversor para 7 segmentos'''. Implementar um relógio usando contadores binários de 0 a 59 e projeto estrutural, reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor. | |||
:*Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia 22/05/2012. | |||
:*Assunto do email: SST-PRJ4_Nome_Aluno | |||
*'''Atividade 5 - Projeto de Gerador de Sinal Analógico Arbitrário '''. Implementar um gerador a partir de um sinal arbitário armazenado em memória, com controle de duração do sinal através de chaves (+ e -), e inserção de eco com determinação do tempo de eco e atenuação. O projeto deve ser estrutural, preferencialmente reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor. | |||
:*Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia 09/07/2012. | |||
:*Assunto do email: SST-PRJ5_Nome_Aluno | |||
:*Trabalho em equipe: Diogo + Murilo; Vitor + Bruno; André + Adriano; Aline + Alexandre; | |||
:*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe; | |||
:* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado. | |||
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* | == Edições da Disciplina == | ||
**[[Media: | |||
* [[SST20707-2015-1| Semestre 2015-1 até atualmente]] | |||
* [[SST20707-2014-2| Semestre 2014-2]] | |||
* [[SST20707-2014-1| Semestre 2014-1]] | |||
* [[SST20707-2013-2| Semestre 2013-2]] | |||
== Assuntos trabalhados == | |||
*[[Introdução aos dispositivos lógicos programáveis]] | |||
*[[Introdução à tecnologia FPGA ]] | |||
*[[Introdução a linguagem VHDL]] | |||
*[[Estrutura da linguagem]] | |||
*[[Códigos VHDL para uso nas Aulas]] | |||
*[[Aritmética com vetores em VDHL]] | |||
*[[Geração automática de TestBench para projetos VHDL]] | |||
*[[Inicialização de memória com arquivos .MIF e .HEX]] | |||
*[[Exemplo de uso de memória para a geração de sinais]] | |||
**[[Tipos de dados no VHDL]]; | |||
**Processos | |||
**Hierarquia | |||
*[[Aritmética computacional]] | |||
*[[Alguns Exemplos de VHDL]] | |||
:* http://en.wikibooks.org/wiki/VHDL_for_FPGA_Design | |||
:* http://fpgacenter.com/digit_dsgn/index.php | |||
:* http://fpga-dsp-scratch.blogspot.com.br/2008/08/vhdl-part-29-priority-encoder.html | |||
*[[Uso de kits e ferramentas de desenvolvimento]] | |||
**Quartus (Altera) | |||
**DSP Buider (Altera) | |||
**DSP Development Kit, Stratix II Edition (Altera) | |||
:::[[Instalação de driver USB para programação via JTAG de FPGA ALTERA]] - Deve ser feito uma vez na maquina onde será usado o programador da ALTERA (Embutido no Quartus II) | |||
:::[http://www.altera.com/products/devkits/altera/kit-dsp-2S60.html Página da Altera] | |||
:::[[Media:ug_P25-36008-00_SII_DSP_UserGuide.pdf | Getting Started User Guide]] | |||
:::[[Media:DS-S29804.pdf |Stratix II EP2S60 DSP - Development Board]] | |||
:::[http://www.altera.com/literature/ds/archives/es_strii_dsp_dev_kit-V1-0-0.pdf Folha de Errata da Documentação] | |||
:::[[Arquivo qsf com pinagens dos kits da ALTERA]] | |||
**Kit de desenvolvimento [http://www.altera.com/education/univ/materials/boards/de0/unv-de0-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de0 DE0], [http://www.altera.com/education/univ/materials/boards/de1/unv-de1-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de1 DE1], [http://www.altera.com/education/univ/materials/boards/de2/unv-de2-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de2 DE2], [[DE0-Nano]] | |||
::A Altera disponibiliza os arquivos de configuração .qsf para estes kits [[Media:DE0.txt | DE0]], [[Media:DE1.txt | DE1]] e [[Media:DE2.txt | DE2]] | |||
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**ISE (Xilinx) | |||
**System Generator (Xilinx) | |||
**SPARTAN 3E (Xilinx) | |||
**XUP VIRTEX II Pro (Xilinx) --> | |||
*[[Projetos em VHDL e DSP]] | |||
== Links de auxílio == | |||
===Referencias On-line=== | |||
*[http://tams-www.informatik.uni-hamburg.de/vhdl/doc/cookbook/VHDL-Cookbook.pdf VHDL Cookbook] | |||
*[http://www.altera.com/support/examples/vhdl/vhdl.html Exemplos de VHDL] - ALTERA. | |||
*[http://www.seas.upenn.edu/~ese171/vhdl/vhdl_primer.html VHDl Primer] - University of Pennsylvania | |||
*[[Quartus - Como inicializar uma memória usando arquivos .mif]]. | |||
*[[media:tutorial_quartusii_intro_vhdl.pdf | Tutorial Quartus II - Introdução ao VHDL]] | |||
*[http://www.altera.com/literature/hb/qts/quartusii_handbook.pdf Handbook do Quartus2] | |||
*[http://quartushelp.altera.com/current/ Help do Quartus2] | |||
*[http://quartushelp.altera.com/10.1/mergedProjects/quartus/gl_quartus_welcome.htm Quartus Welcome] | |||
*[[Problemas na execução do Quartus/Modelsim-Altera]] | |||
===Dispositivos DSP=== | |||
*[http://focus.ti.com/dsp/docs/dsphome.tsp?sectionId=46&DCMP=TIHeaderTracking&HQS=Other+OT+hdr_p_dsp Texas Instruments] | |||
*Motorola | |||
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices] | |||
===Dispositivos FPGA=== | |||
*[http://www.altera.com/ Altera] | |||
*[http://www.xilinx.com/technology/logic/index.htm Xilinx] | |||
*[http://www.atmel.com/products/fpga/default.asp Atmel] | |||
===Dispositivos PLD=== | |||
===Dispositivos CPLD=== | |||
===Simulador Modelsim=== | |||
*[http://model.com/content/modelsim-pe-simulation-and-debug Site Mentor Graphics] - Software Version 10.0 | |||
:*[http://www.mentor.com/products/fv/multimedia/overview/modelsim-demo-overview-34d471dc-cb74-400b-be98-5a81213cf45a Demo] | |||
:*[[Media:modelsim_tut.pdf |ModelSim® Tutorial]] | |||
:*[[Media:modelsim_pe_ref.pdf |ModelSim® Reference Manual]] | |||
:*[[Media:modelsim_pe_user.pdf |ModelSim® User’s Manual]] | |||
:*[[Media:m_qk_guide.pdf |ModelSim® Quick Guide]] | |||
*[http://tmml.sourceforge.net/doc/tcl/ Tcl Reference Manual] | |||
** Alguns comandos úteis: | |||
::: force | |||
::: [http://tmml.sourceforge.net/doc/tcl/for.html for] | |||
::: addwave | |||
===Novas Tecnologias=== | |||
*[http://www.lightreading.com/document.asp?doc_id=188510 SpaceTime da Tabula] | |||
*[http://www.mitrionics.com/?page=mitrion-virtual-processor Mitrion Virtual Processor] | |||
===Referencia para VHDL=== | |||
*[http://www.cs.umbc.edu/portal/help/VHDL/stdpkg.html Standard VHDL Packages] | |||
*[http://www.cs.umbc.edu/portal/help/VHDL/reserved.html Palavras reservadas] | |||
==[[Grupos de Discussão em Telecomunicações]]== | |||
==[[Síntese de Sistemas de Telecomunicações (trabalhos) | Trabalhos de alunos]]== | |||
== Links Externos == | |||
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{{Curso Sup 36}} | |||
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Edição atual tal como às 20h54min de 21 de fevereiro de 2017
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
1 Ementa e referências bibliográficas
2 Atividades de Avaliação
3 Edições da Disciplina
4 Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
- Estrutura da linguagem
- Códigos VHDL para uso nas Aulas
- Aritmética com vetores em VDHL
- Geração automática de TestBench para projetos VHDL
- Inicialização de memória com arquivos .MIF e .HEX
- Exemplo de uso de memória para a geração de sinais
- Tipos de dados no VHDL;
- Processos
- Hierarquia
- Aritmética computacional
- Alguns Exemplos de VHDL
- Uso de kits e ferramentas de desenvolvimento
- Quartus (Altera)
- DSP Buider (Altera)
- DSP Development Kit, Stratix II Edition (Altera)
- Instalação de driver USB para programação via JTAG de FPGA ALTERA - Deve ser feito uma vez na maquina onde será usado o programador da ALTERA (Embutido no Quartus II)
- Página da Altera
- Getting Started User Guide
- Stratix II EP2S60 DSP - Development Board
- Folha de Errata da Documentação
- Arquivo qsf com pinagens dos kits da ALTERA
5 Links de auxílio
5.1 Referencias On-line
- VHDL Cookbook
- Exemplos de VHDL - ALTERA.
- VHDl Primer - University of Pennsylvania
- Quartus - Como inicializar uma memória usando arquivos .mif.
- Tutorial Quartus II - Introdução ao VHDL
- Handbook do Quartus2
- Help do Quartus2
- Quartus Welcome
- Problemas na execução do Quartus/Modelsim-Altera
5.2 Dispositivos DSP
- Texas Instruments
- Motorola
- Analog Devices
5.3 Dispositivos FPGA
5.4 Dispositivos PLD
5.5 Dispositivos CPLD
5.6 Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- Tcl Reference Manual
- Alguns comandos úteis:
- force
- for
- addwave
5.7 Novas Tecnologias
5.8 Referencia para VHDL
6 Grupos de Discussão em Telecomunicações
7 Trabalhos de alunos
8 Links Externos
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