Mudanças entre as edições de "DLP29006-Engtelecom(2017-2) - Prof. Marcos Moecke"
(→ATUAL) |
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(24 revisões intermediárias pelo mesmo usuário não estão sendo mostradas) | |||
Linha 1: | Linha 1: | ||
{{DivulgueEngtelecom}} | {{DivulgueEngtelecom}} | ||
==Registro on-line das aulas== | ==Registro on-line das aulas== | ||
− | ===Unidade 1=== | + | {{collapse top| Unidade 1 - Inicialização}} |
+ | ===Unidade 1 - Inicialização=== | ||
;Aula 1 (27 Jul): | ;Aula 1 (27 Jul): | ||
*[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]] | *[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]] | ||
Linha 59: | Linha 60: | ||
::*[https://en.wikipedia.org/wiki/14_nanometer 14nm FinFET Technology], [https://www.youtube.com/watch?v=gLPscTDAaZU Samsung & Globalfounfries], [https://www.youtube.com/watch?v=Jctk0DI7YP8 Funcionamento do FinFET], [https://www.youtube.com/watch?v=W3rfVpkNquA Produção do FinFET], [https://www.youtube.com/watch?v=d9SWNLZvA8g] | ::*[https://en.wikipedia.org/wiki/14_nanometer 14nm FinFET Technology], [https://www.youtube.com/watch?v=gLPscTDAaZU Samsung & Globalfounfries], [https://www.youtube.com/watch?v=Jctk0DI7YP8 Funcionamento do FinFET], [https://www.youtube.com/watch?v=W3rfVpkNquA Produção do FinFET], [https://www.youtube.com/watch?v=d9SWNLZvA8g] | ||
::*[https://www.youtube.com/watch?v=UvluuAIiA50 Processo de fabricação de um chip] | ::*[https://www.youtube.com/watch?v=UvluuAIiA50 Processo de fabricação de um chip] | ||
+ | {{collapse bottom}} | ||
− | ===Unidade 2=== | + | {{collapse top| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS}} |
+ | ===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS=== | ||
;Aula 4 (9 ago): | ;Aula 4 (9 ago): | ||
* Introdução ao VHDL e ambiente EDA - QUARTUS | * Introdução ao VHDL e ambiente EDA - QUARTUS | ||
Linha 197: | Linha 200: | ||
::ver [[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | ::ver [[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | ||
::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ||
+ | {{collapse bottom}} | ||
− | ===Unidade 3=== | + | {{collapse top| Unidade 3 - Tipos de Dados e Operadores em VHDL}} |
+ | ===Unidade 3 - Tipos de Dados e Operadores em VHDL=== | ||
;Aula 6 (17 Ago): | ;Aula 6 (17 Ago): | ||
*Tipos de Dados em VHDL. | *Tipos de Dados em VHDL. | ||
Linha 367: | Linha 372: | ||
:* Exercício 4.17: Desafio para a implementação com menor numero de elementos lógicos (BONUS 1 e 0.5) ver detalhes no [https://moodle.sj.ifsc.edu.br/mod/assign/view.php?id=3483 Moodle]. | :* Exercício 4.17: Desafio para a implementação com menor numero de elementos lógicos (BONUS 1 e 0.5) ver detalhes no [https://moodle.sj.ifsc.edu.br/mod/assign/view.php?id=3483 Moodle]. | ||
:: Ver pag. 108 a 119, 140 a 142 de <ref name="PEDRONI2010b"/> | :: Ver pag. 108 a 119, 140 a 142 de <ref name="PEDRONI2010b"/> | ||
+ | {{collapse bottom}} | ||
− | ===Unidade 4=== | + | {{collapse top| Unidade 4 - Código Concorrente}} |
− | + | ===Unidade 4 - Código Concorrente=== | |
*Código Concorrente. | *Código Concorrente. | ||
:* Uso de Operadores | :* Uso de Operadores | ||
Linha 481: | Linha 487: | ||
;Aula 19 (16 Out) | ;Aula 19 (16 Out) | ||
* Avaliação A1 - UN2, UN3, UN4 | * Avaliação A1 - UN2, UN3, UN4 | ||
+ | {{collapse bottom}} | ||
− | ===Unidade 5=== | + | {{collapse top| Unidade 5 - Código Sequencial}} |
+ | ===Unidade 5 - Código Sequencial=== | ||
;Aula 20 (17 Out): | ;Aula 20 (17 Out): | ||
*Realização da [https://moodle.sj.ifsc.edu.br/mod/forum/view.php?id=3639 SAD - Avaliação Docente pelos Discentes] | *Realização da [https://moodle.sj.ifsc.edu.br/mod/forum/view.php?id=3639 SAD - Avaliação Docente pelos Discentes] | ||
Linha 520: | Linha 528: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
::*Exemplos: DFFs with Reset and Clear (Variação Ex 6.1), Basic Counter (Ex. 6.2), Shift Register (Ex. 6.3) | ::*Exemplos: DFFs with Reset and Clear (Variação Ex 6.1), Basic Counter (Ex. 6.2), Shift Register (Ex. 6.3) | ||
− | |||
− | |||
::Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. | ::Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. | ||
:*Ver pag. 161 a 160 de <ref name="PEDRONI2010b"/> | :*Ver pag. 161 a 160 de <ref name="PEDRONI2010b"/> | ||
− | + | ;Aula 21 e 22 (19 e 23 Out): | |
+ | *Uso do Modelsim para simulação. | ||
+ | :* Contador Básico 0-N (baseado no Ex.6.2) | ||
+ | :* Registrador de deslocamento (Ex.6.3) | ||
+ | *Ver também | ||
+ | :* [[Seguindo o tutorial da ALTERA para o MODELSIM]], para utilizar o básico do MODELSIM. | ||
+ | :* [http://www.vhdl.us/Book_VHDL_2ed_unrestricted/Pedroni_VHDL_2ed_tutorial_ModelSim_10.1d_v2.pdf Pedroni VHDL 2ed Tutorial of ModelSim 10.1d] | ||
+ | :* [https://www.youtube.com/watch?v=Z8whdGa7RtY ModelSim Video Tutorial] - Kirk Weedman | ||
+ | :* [[Documentação do ModelSim]], para conhecer mais a fundo o MODELSIM. | ||
+ | |||
+ | ;Aula 23 (25 Out): | ||
+ | *Aula substituída pela "Apresentação trabalhos técnicos científicos Telecomunicações" na [https://www.sj.ifsc.edu.br/index.php/component/content/article/1400-2017-10-11-17-08-48 Semana Nacional de Ciência e Tecnologia (SNCT)], conforme solicitação da coordenação do curso. | ||
− | ;Aula | + | ;Aula 24 (26 abr): |
*Código Sequencial. | *Código Sequencial. | ||
+ | :*Instrução '''WAIT''': WAIT UNTIL, WAIT FOR (simulação apenas), WAIT ON (não implementada no Quartus II). | ||
+ | ::Algumas instruções de '''WAIT''' serão utilizadas na criação de '''TestBench''' em VHDL para a simulação com o '''MODELSIM'''. | ||
:*Instruções do tipo '''LOOP''': LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT | :*Instruções do tipo '''LOOP''': LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT | ||
Linha 580: | Linha 599: | ||
::* Exemplos: Carry-Ripple Adder (FOR-LOOP) (Ex 6.4), | ::* Exemplos: Carry-Ripple Adder (FOR-LOOP) (Ex 6.4), | ||
− | |||
− | |||
− | |||
− | |||
:*Instrução '''CASE''' | :*Instrução '''CASE''' | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
Linha 598: | Linha 613: | ||
:*Exemplos: | :*Exemplos: | ||
::* Leading Zeros (LOOP com EXIT) (Ex 6.5) | ::* Leading Zeros (LOOP com EXIT) (Ex 6.5) | ||
− | + | :*Ver pag. 161 a 164 de <ref name="PEDRONI2010b"/> | |
− | |||
− | |||
− | :*Ver pag. 164 | ||
− | ;Aula 25 ( | + | ;Aula 25 e 26 (30 Out e 1 Nov): |
*Código Sequencial. | *Código Sequencial. | ||
− | :* | + | ::* Contador de 0 a 9 segundos com saída SSD (Ex 6.6), Simulação com o Modelsim. |
− | + | :::*PROBLEMA: Uso de um período de clock de 20 ns => 50 MHz, verificar a impossibilidade prática de uma simulação deste circuito (1 segundo => 5 minutos de simulação), devido ao tamanho do contador (count1) que conta de 0 a 50M-1. | |
− | + | :::*SOLUÇÃO: modificar o contador para um valor maximo menor (0 a 5-1), e a mesmo tempo mudar o período de clock para 200 ms => 5 Hz. Notar que a simulação é extremamente rápida neste caso. | |
− | + | :::*Após verificar que o circuito funciona "simulado", configurar o FPGA do kit DE2-115 para implimentar este circuito. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. Utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0[0-6]: PIN_G18 - PIN_H22). Note que a chave usada para o rst é normalmente alta, e portanto é necessário acrescentar um inversor a esta entrada. | |
− | * | + | <syntaxhighlight lang=vhdl> |
− | + | -- Renomeie a porta rst para rst_in. | |
− | : | + | PORT ( |
− | :* | + | clk, rst_in : IN BIT; |
+ | |||
+ | --Crie um sinal interno para inverter o clock | ||
+ | ARCHITECTURE counter OF slow_counter IS | ||
+ | signal rst : BIT; | ||
+ | BEGIN | ||
+ | rst <= not rst_in; | ||
+ | </syntaxhighlight> | ||
+ | :::*Programe o FPGA usando o programador e verifique se a contagem está correta (a cada segundo). | ||
+ | {{collapse bottom}} | ||
− | ===Unidade 6=== | + | {{collapse top| expand = true | Unidade 6 - Projeto a nível de Sistema}} |
− | ; Aula | + | ===Unidade 6 - Projeto a nível de Sistema=== |
+ | ; Aula 27 (6 Nov): | ||
*Projeto a nível de Sistema. | *Projeto a nível de Sistema. | ||
:* O '''PACKAGE''' e '''PACKAGE BODY''': onde declarar e como usar. | :* O '''PACKAGE''' e '''PACKAGE BODY''': onde declarar e como usar. | ||
Linha 625: | Linha 647: | ||
:* Ver pag. 201 a 208 de <ref name="PEDRONI2010b"/> | :* Ver pag. 201 a 208 de <ref name="PEDRONI2010b"/> | ||
− | ; Aula | + | ; Aula 28 (8 Nov): |
*Projeto a nível de Sistema. | *Projeto a nível de Sistema. | ||
:* Criação de '''COMPONENT''' redimensionáveis. GENERIC -> '''GENERIC MAP''' | :* Criação de '''COMPONENT''' redimensionáveis. GENERIC -> '''GENERIC MAP''' | ||
Linha 631: | Linha 653: | ||
::*Exemplo: Detector de Paridade Ex. 8.3 | ::*Exemplo: Detector de Paridade Ex. 8.3 | ||
:* Instanciação de '''COMPONENT''' com '''GENERATE'''. | :* Instanciação de '''COMPONENT''' com '''GENERATE'''. | ||
− | |||
:* Ver pag. 208 a 213 de <ref name="PEDRONI2010b"/> | :* Ver pag. 208 a 213 de <ref name="PEDRONI2010b"/> | ||
+ | ;Aula 29,30 (9,13 Nov): | ||
+ | *Código Sequencial. | ||
+ | * Projeto de relógio HH:MM:SS com conversor para 7 segmentos. Implementar um relógio usando um COMPONENT contador BCD de 00 a 99. Instancie 3 COMPONENTES para implementar a hora, o minuto e o segundo. O relógio deve contar de 00:00:00 até 23:59:59. Os mostradores de 7 segmentos devem ser implementados com um COMPONENT "bin2ssd" que converte o número 0 a 9 em bits do código SSD. | ||
+ | :* Simular o relógio HH:MM:SS com Modelsim, duração de 49 horas. | ||
+ | :* Implementar o relógio no kit DE2-115 (opcional) - neste caso é necessário incluir um divisor de clock antes do contador de segundo. | ||
+ | |||
+ | <!-- | ||
; Aula 30 (15 mai): | ; Aula 30 (15 mai): | ||
*Projeto a nível de Sistema. | *Projeto a nível de Sistema. | ||
Linha 684: | Linha 712: | ||
end architecture ; | end architecture ; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | --> | ||
− | ; Aula 31 (16 | + | ====ATUAL==== |
+ | ; Aula 31 (16 Nov): | ||
*Projeto a nível de Sistema. | *Projeto a nível de Sistema. | ||
− | FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser | + | FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. |
A instrução '''ASSERT''' é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: | A instrução '''ASSERT''' é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: | ||
Linha 732: | Linha 762: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | <!-- | ||
; Aula 32 (19 mai): | ; Aula 32 (19 mai): | ||
:*Uso de '''PROCEDURE'''. | :*Uso de '''PROCEDURE'''. | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | procedure nome_procedimento ( | + | procedure nome_procedimento (lista_parâmetros_entrada, lista_parâmetros_saída) is |
declarações | declarações | ||
begin | begin | ||
Linha 750: | Linha 781: | ||
:*Uso de '''FUNCTION''' e '''PROCEDURE'''. | :*Uso de '''FUNCTION''' e '''PROCEDURE'''. | ||
::*Exercícios: 9.1 a 9.4, 9.6 a 9.9 | ::*Exercícios: 9.1 a 9.4, 9.6 a 9.9 | ||
− | + | --> | |
+ | {{collapse bottom}} | ||
+ | <!-- | ||
===Unidade 7=== | ===Unidade 7=== | ||
; Aula 33 (29 Mai): | ; Aula 33 (29 Mai): | ||
Linha 981: | Linha 1 014: | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | | + | {{collapse top | AE1 - Uso de código concorrente - ALU modificada (Entrega e Prazo ver Moodle)}} |
*Implemente em VHDL uma Unidade de Lógica e Aritmética que tem como entrada os sinais A e B e que execute as seguintes instruções lógicas e aritméticas conforme o '''opcode''' de entrada: | *Implemente em VHDL uma Unidade de Lógica e Aritmética que tem como entrada os sinais A e B e que execute as seguintes instruções lógicas e aritméticas conforme o '''opcode''' de entrada: | ||
Linha 1 061: | Linha 1 094: | ||
* A entrega do relatório em .'''PDF''' e do arquivo .'''QAR''' e .'''PNG''' deverá ser feita na [https://moodle.sj.ifsc.edu.br/course/view.php?id=177 Plataforma Moodle de DLP29006], dentro do prazo indicado. | * A entrega do relatório em .'''PDF''' e do arquivo .'''QAR''' e .'''PNG''' deverá ser feita na [https://moodle.sj.ifsc.edu.br/course/view.php?id=177 Plataforma Moodle de DLP29006], dentro do prazo indicado. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
+ | ===ATUAL=== | ||
+ | {{collapse top | expand = true | APF - Projeto Final - Sistema de transmissão serial assíncrono (Entrega e prazos ver Moodle)}} | ||
+ | * Cada aluno (ou equipe de 2 alunos) deverá desenvolver um sistema de de transmissão serial assíncrono mostrado na figura abaixo: | ||
+ | <center> | ||
+ | [[Arquivo:APF_DLP29006_2017_2_Serial_Assincrono.png | 600 px]] | ||
− | < | + | '''Figura 1. Sistema de Comunicação Serial Assíncrono com Endereçamento de A para B''' |
− | * | + | |
+ | [[Arquivo:APF_DLP29006_2017_2_UART_TX.png | 600 px]] | ||
+ | |||
+ | '''Figura 2. Interface transmissora serial''' | ||
+ | |||
+ | [[Arquivo:APF_DLP29006_2017_2_UART_RX.png | 600 px]] | ||
+ | |||
+ | '''Figura 3. Interface receptora serial'''</center> | ||
+ | |||
+ | * As Taxa de Transmissão deverão ser geradas a partir do clock principal '''CLK50MHz''' do kit a ser utilizado. | ||
+ | * A seleção da Taxa de Transmissão será feita através das chaves '''SW_BAUD_TX'''[1..0] para o transmissor e das '''SW_BAUD_RX'''[1..0] para o receptor. | ||
+ | ::00 => 0.1 bps, 01 => 10 bps, 10 => 1 kbps, 11 => 100 kbps. | ||
+ | * Na transmissão deverá ser enviado um bit paridade (par ou impar) de acordo com a chave seletora '''SW_PARITY'''. | ||
+ | :: 0 => paridade par, 1 => paridade impar. | ||
+ | *No receptor a saída '''RX_ERROR''' deve ser usada para indicar que houve erro na recepção do dado. | ||
− | |||
− | |||
<center> | <center> | ||
− | [[Arquivo: | + | [[Arquivo:APF_DLP29006_2017_2_times.png | 900 px]] |
− | |||
− | |||
− | |||
− | |||
</center> | </center> | ||
− | * O sistema deverá ser constituído de | + | * O sistema no seu '''TOP LEVEL''' deverá ser constituído de um '''Conversor Paralelo Serial''', um '''Conversor Serial Paralelo''', dois '''Geradores de Baud Rate''', um '''Gerador de Paridade''', um '''Detector de Paridade''', um '''Detector de Número de Destino''', um '''Circuito de Entrada de Dados''', e um '''Circuito de Saída de Dados'''. |
− | + | ||
− | + | * O projeto deve ser desenvolvido integrando estes componentes no TOP LEVEL, de modo que neste nível existam apenas conexões entre estes componentes. Recomenda-se utilizar também componentes para a criação dos circuitos no segundo nível. O reuso de componentes já desenvolvidos nas aulas é fortemente encorajado. | |
− | + | ||
− | + | * Durante a fase das simulações recomenda-se alterar o valor da frequência do CLK50MHz para 100kHz de modo a viabilizar uma simulação mais rápida. As simulações de cada componente do TOP LEVEL e da integração de todos componentes no TOP LEVEL devem ser feitas no MODELSIM, sendo a última obrigatoriamente feita usando testbench em VHDL. | |
− | * | + | |
− | + | * O sistema deverá ser implementado, testado e demonstrado no kit de hardware FPGA DE2-115 (ou Mercúrio IV) usando as chaves e leds disponíveis (ou pinos da GPIO para acionar circuitos externos). | |
− | + | ||
− | + | * O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente para o professor para conferencia antes da implementação no kit de hardware. | |
− | * O sistema deverá ser implementado no kit FPGA DE2-115 usando | + | |
− | |||
− | * O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente | ||
* Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | * Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | ||
+ | |||
+ | * Para entender o sistema de transmissão recomenda-se consulte materiais complementares sobre [https://en.wikipedia.org/wiki/Asynchronous_serial_communication Comunicação serial assíncrona], [https://en.wikipedia.org/wiki/Parity_bit bit de paridade], [https://en.wikipedia.org/wiki/Universal_asynchronous_receiver-transmitter UART], [https://en.wikipedia.org/wiki/Bit_rate Taxa de bits]. | ||
+ | |||
{{collapse bottom}} | {{collapse bottom}} | ||
− | |||
− | |||
Linha 1 194: | Linha 1 239: | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | + | {{collapse top | AR3 - Unidade somadora e subtratora}} |
*Implementar em VHDL uma unidade de processamento que efetue a operação de soma ou subtração considerando valores SIGNED e UNSIGNED. As características do circuito são: | *Implementar em VHDL uma unidade de processamento que efetue a operação de soma ou subtração considerando valores SIGNED e UNSIGNED. As características do circuito são: | ||
:* As portas de entrada e saída são todas do tipo STD_LOGIC(_VECTOR) | :* As portas de entrada e saída são todas do tipo STD_LOGIC(_VECTOR) | ||
Linha 1 212: | Linha 1 257: | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | + | {{collapse top |expand = true| EL6 - Resolução dos exercícios do Cap 6}} | |
− | {{collapse top | EL6 - Resolução dos exercícios do Cap 6}} | ||
*Resolva os exercícios do capítulo 6 (1, '''2''', 3-4, '''5''', 6-7, '''9*''', '''10-11''', 12*, 13*, '''14''', '''15''') pag. 172 a 176. | *Resolva os exercícios do capítulo 6 (1, '''2''', 3-4, '''5''', 6-7, '''9*''', '''10-11''', 12*, 13*, '''14''', '''15''') pag. 172 a 176. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | EL7 - Resolução dos exercícios do Cap 8}} | + | {{collapse top |expand = true| EL7 - Resolução dos exercícios do Cap 8}} |
*Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220. | *Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | EL8 - Resolução dos exercícios do Cap 9}} | + | {{collapse top |expand = true| EL8 - Resolução dos exercícios do Cap 9}} |
*Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239. | *Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
+ | <!-- | ||
{{collapse top | EL9 - Resolução dos exercícios do Cap 10}} | {{collapse top | EL9 - Resolução dos exercícios do Cap 10}} | ||
*Resolva os exercícios da capítulo 10 (1,2,5,6,7, 10-15, 17**) pag. 271 a 274. | *Resolva os exercícios da capítulo 10 (1,2,5,6,7, 10-15, 17**) pag. 271 a 274. |
Edição atual tal como às 23h13min de 1 de dezembro de 2017
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
---|
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
library library_name; use library_name.package)name.all;
entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name];
architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY registered_comp_add IS
PORT (clk: IN STD_LOGIC;
a, b: IN INTEGER RANGE 0 TO 7;
reg_comp: OUT STD_LOGIC;
reg_sum: OUT INTEGER RANGE 0 TO 15);
END;
ARCHITECTURE circuit OF registered_comp_add IS
SIGNAL comp: STD_LOGIC;
SIGNAL sum: INTEGER RANGE 0 TO 15;
BEGIN
comp <= '1' WHEN a>b ELSE '0';
sum <= a + b;
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
reg_comp <= comp;
reg_sum <= sum;
END IF;
END PROCESS;
END;
|
Unidade 3 - Tipos de Dados e Operadores em VHDL | ||
---|---|---|
Unidade 3 - Tipos de Dados e Operadores em VHDL
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;
ENTITY signed_multiplier IS
PORT (
a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END ENTITY;
ARCHITECTURE type_conv_arch OF signed_multiplier IS
BEGIN
y <= std_LOGIC_VECTOR(SIGNED(a) * SIGNED(b));
END ARCHITECTURE;
ENTITY redundant_registers IS
PORT (
clk, x: IN BIT;
y: OUT BIT);
END ENTITY;
ARCHITECTURE arch OF redundant_registers IS
SIGNAL a, b, c: BIT;
-- NORMAL -- 1 LE
--ATTRIBUTE preserve: BOOLEAN;
--ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE
--ATTRIBUTE noprune: BOOLEAN;
--ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE
--ATTRIBUTE keep: BOOLEAN;
--ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE;
BEGIN
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
a <= x;
b <= x;
c <= x;
END IF;
END PROCESS;
y <= a AND b;
END ARCHITECTURE;
Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Fig 12. Technology Map do Circuito sem Attribute Fig 13. Technology Map do Circuito com Attribute Preserve (or Keep) Fig 14. Technology Map do Circuito com Attribute Noprune
function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is
constant L_LEFT: INTEGER := L'LENGTH-1;
alias XL: UNSIGNED(L_LEFT downto 0) is L;
alias XR: UNSIGNED(L_LEFT downto 0) is R;
variable RESULT: UNSIGNED(L_LEFT downto 0);
variable CBIT: STD_LOGIC := C;
begin
for I in 0 to L_LEFT loop
RESULT(I) := CBIT xor XL(I) xor XR(I);
CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I));
end loop;
return RESULT;
end ADD_UNSIGNED;
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Unidade 4 - Código Concorrente |
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Unidade 4 - Código Concorrente
CONFIGURATION which_mux OF mux IS
FOR Operator_only END FOR;
-- FOR with_WHEN END FOR;
-- FOR with_SELECT END FOR;
END CONFIGURATION;
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Unidade 5 - Código Sequencial |
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Unidade 5 - Código Sequencial
[rótulo:] PROCESS [(lista_de_sensibilidade)] [IS]
[parte_declarativa]
BEGIN
afirmação_sequencial;
afirmação_sequencial;
...
END PROCESS [rótulo];
[rótulo:] IF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSIF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSE
afirmação_sequencial;
afirmação_sequencial;
...
END IF [rótulo];
[rótulo:] LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] FOR identificador IN faixa LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP"
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP"
-- e incrementa o "identificador".
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] CASE expressão IS
WHEN valor => atribuições; -- valor único
...
WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores
...
WHEN valor1 TO valor2 => atribuições; -- faixa de valores
...
END CASE;
-- Renomeie a porta rst para rst_in.
PORT (
clk, rst_in : IN BIT;
--Crie um sinal interno para inverter o clock
ARCHITECTURE counter OF slow_counter IS
signal rst : BIT;
BEGIN
rst <= not rst_in;
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Unidade 6 - Projeto a nível de Sistema |
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Unidade 6 - Projeto a nível de Sistema
ATUAL
FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. A instrução ASSERT é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: [rótulo:] assert condição_booleana
[report mensagem]
[severity nivel_severidade];
A mensagem pode ser criada usando STRINGs que podem ser concatenadas. O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. NOTE é o valor "default".
function nome_funçao (lista_parametros_entrada) return tipo_saida is
declarações
begin
afirmações sequenciais
end function;
Abaixo segue um exemplo de cálculo do log2 de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. function log2c (n : integer) return integer is
variable m , p : integer;
begin
m := 0;
p : = 1;
while p < n loop
m : = m + 1;
p := p * 2;
end loop;
return m;
end log2c;
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Avaliações
- Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes II.
- Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes II.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes II.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma moodle ou email moecke AT ifsc.edu.br com os arquivos solicitados.
- Entrega dos Atividades Extraclasse ao longo do semestre AE0 a AE(N). A entrega, detalhes e prazos de cada AE serão indicados na plataforma Moodle
- Autoinscrição na Plataforma Moodle de DLP29006 (engtelecom) - ATENÇÃO! MUDEI O AMBIENTE PARA PRESERVAR O ACESSO DOS ALUNOS ANTERIORES.
AE0 - Resumo estendido de Artigo (Entrega e Prazo ver Moodle) |
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AE1 - Uso de código concorrente - ALU modificada (Entrega e Prazo ver Moodle) | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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ENTITY alu IS
GENERIC (N: INTEGER := 4); --word bits
PORT (
A, B: IN STD_LOGIC_VECTOR (N-1 DOWNTO 0);
OPCODE: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
ERRO: OUT STD_LOGIC;
Y: OUT STD_LOGIC_VECTOR (N-1 DOWNTO 0));
END ENTITY;
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ATUAL
APF - Projeto Final - Sistema de transmissão serial assíncrono (Entrega e prazos ver Moodle) |
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Figura 1. Sistema de Comunicação Serial Assíncrono com Endereçamento de A para B Figura 2. Interface transmissora serial Figura 3. Interface receptora serial
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ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
EL0 - Resolução dos exercícios do Cap 2 |
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especificado.
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-- File: mux.vdh
---------------------------------------
-- Declaração das Bibliotecas e Pacotes
--
LIBRARY ieee;
USE _________________________ ;
---------------------------------------
-- Especificação das entradas e saídas e nome da ENTITY
ENTITY mux IS
PORT (
__ , __ : ___ STD_LOGIC_VECTOR (7 DOWNTO 0);
sel : IN ____________________________ ;
___ : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END _____ ;
---------------------------------------
ARCHITECTURE example OF _____ IS
BEGIN
PROCESS (a, b, ____ )
BEGIN
IF (sel = "00") THEN
c <= "00000000";
ELSIF (__________) THEN
c <= a;
_____ (sel = "10") THEN
c <= __;
ELSE
c <= (OTHERS => '__');
END ___ ;
END _________ ;
END _________ ;
---------------------------------------
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EL1 - Uso de tipos de dados e operadores |
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EL2 - Resolução dos exercícios do Cap 3 |
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AR2- Conversor de Binário para BCD |
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Fig. 20 - Simulação da conversão de binário para BCD
entity bin2bcd is
port (
X_bin : in std_logic_vector(13 downto 0); -- 000 a 999
C_bcd : out std_logic_vector(3 downto 0); -- Centena
D_bcd : out std_logic_vector(3 downto 0); -- Dezena
U_bcd : out std_logic_vector(3 downto 0)); -- Unidade
end entity;
architecture example of bin2bcd is
--declaração de sinais auxiliares
begin
--descrição do hardware
end architecture;
M_bcd <= std_logic_vector(to_unsigned(M,4)); |
EL4 - Resolução dos exercícios do Cap 4 |
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EL5 - Resolução dos exercícios do Cap 5 |
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AR3 - Unidade somadora e subtratora |
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onde são respectivamente valores numéricos positivos e negativos.
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EL6 - Resolução dos exercícios do Cap 6 |
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EL7 - Resolução dos exercícios do Cap 8 |
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EL8 - Resolução dos exercícios do Cap 9 |
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Referências Bibliográficas:
- ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
- ↑ 2,00 2,01 2,02 2,03 2,04 2,05 2,06 2,07 2,08 2,09 2,10 2,11 2,12 2,13 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335