Mudanças entre as edições de "Deserial/Serial - Pedroni VHDL"
Ir para navegação
Ir para pesquisar
m (→Simulações) |
|||
Linha 24: | Linha 24: | ||
*Report Path | *Report Path | ||
+ | [[Arquivo: .png | 200px]] | ||
*Report Timing | *Report Timing | ||
+ | [[Arquivo: .png | 200px]] | ||
+ | *Caminho crítico | ||
+ | [[Arquivo: .png | 200px]] | ||
==Simulações== | ==Simulações== |
Edição das 09h07min de 1 de abril de 2016
Estrutura
- Circuito deserializador/serializador (Recebe logic, sai logic_vector)
- Possui um contador de teste afim de depuração (Exemplo do Loop: conta até 3 e joga o bit que está na entrada ṕara a saída.)
VHDL
Código |
---|
Testbench
Código |
---|
- Resultado Funcional:
- Resultado Temporal:
- Report Path
- Report Timing
- Caminho crítico
Simulações
Nº Bits | ALMs | Delay | Potência (mW) |
---|---|---|---|
x | x | x | x |
x | x | x | x |
x | x | x | x |
x | x | x | x |