Mudanças entre as edições de "SST-CSTTel (página)"
Ir para navegação
Ir para pesquisar
VOLTAR para o Portal de Telecomunicações
Grade do Curso Superior de Tecnologia em Sistemas de Telecomunicações
Horários
Linha 3: | Linha 3: | ||
== Atividades de Avaliação == | == Atividades de Avaliação == | ||
+ | <!-- | ||
*'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas. | *'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas. | ||
:*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012. | :*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012. | ||
Linha 15: | Linha 16: | ||
:*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe; | :*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe; | ||
:* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado. | :* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado. | ||
− | + | --> | |
== Assuntos trabalhados == | == Assuntos trabalhados == | ||
*[[Introdução aos dispositivos lógicos programáveis]] | *[[Introdução aos dispositivos lógicos programáveis]] |
Edição das 23h13min de 2 de outubro de 2012
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Ementa e referências bibliográficas
Atividades de Avaliação
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
- Estrutura da linguagem
- Códigos VHDL para uso nas Aulas
- Aritmética com vetores em VDHL
- Geração automática de TestBench para projetos VHDL
- Inicialização de memória com arquivos .MIF e .HEX
- Exemplo de uso de memória para a geração de sinais
- Tipos de dados no VHDL;
- Processos
- Hierarquia
- Aritmética computacional
- Uso de kits e ferramentas de desenvolvimento
- Arquivo qsf com pinagens dos kits da ALTERA
- Quartus (Altera)
- DSP Buider (Altera)
- DSP Development Kit, Stratix II Edition (Altera)
- Instalação de driver USB para programação via JTAG de FPGA ALTERA - Deve ser feito uma vez na maquina onde será usado o programador da ALTERA (Embutido no Quartus II)
- Página da Altera
- Getting Started User Guide
- Stratix II EP2S60 DSP - Development Board
- Folha de Errata da Documentação
Links de auxílio
Referencias On-line
- VHDL Cookbook
- Exemplos de VHDL - ALTERA.
- VHDl Primer - University of Pennsylvania
- Quartus - Como inicializar uma memória usando arquivos .mif.
- Tutorial Quartus II - Introdução ao VHDL
- Handbook do Quartus2
- Help do Quartus2
- Quartus Welcome
- Problemas na execução do Quartus/Modelsim-Altera
Dispositivos DSP
- Texas Instruments
- [Motorola]
- Analog Devices
Dispositivos FPGA
Dispositivos PLD
Dispositivos CPLD
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- Tcl Reference Manual
- Alguns comandos úteis:
- force
- for
- addwave
Novas Tecnologias
Referencia para VHDL
Grupos de Discussão em Telecomunicações
Trabalhos de alunos
Links Externos