Mudanças entre as edições de "ELD129002-Engtelecom (Diário) - Prof. Marcos Moecke"
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===Unidade 2 - Sistema de numeração e códigos=== | ===Unidade 2 - Sistema de numeração e códigos=== | ||
* 4 ENCONTROS | * 4 ENCONTROS | ||
| − | {{collapse top | Unidade 2 - Sistema de numeração e códigos}} | + | {{collapse top | expand=true |Unidade 2 - Sistema de numeração e códigos}} |
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;Encontro 2 (1 ago) - Sistemas numéricos: | ;Encontro 2 (1 ago) - Sistemas numéricos: | ||
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===Unidade 3 - Funções, portas lógicas e álgebra booleana=== | ===Unidade 3 - Funções, portas lógicas e álgebra booleana=== | ||
* 10 ENCONTROS | * 10 ENCONTROS | ||
| − | {{collapse top | Unidade 3 - Funções, portas lógicas e álgebra booleana }} | + | {{collapse top |expand=true | Unidade 3 - Funções, portas lógicas e álgebra booleana }} |
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;Encontro 6-8 (15,17,22 ago) - Funções e portas lógicas: | ;Encontro 6-8 (15,17,22 ago) - Funções e portas lógicas: | ||
*Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/244758/mod_resource/content/1/Fun%C3%A7%C3%B5es%20%20e%20portas%20l%C3%B3gicas.pdf Funções e portas lógicas] | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/244758/mod_resource/content/1/Fun%C3%A7%C3%B5es%20%20e%20portas%20l%C3%B3gicas.pdf Funções e portas lógicas] | ||
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*Ler [https://wiki.sj.ifsc.edu.br/index.php/Mapas_de_Karnaugh_2D_e_3D Mapas de Karnaugh 2D e 3D] | *Ler [https://wiki.sj.ifsc.edu.br/index.php/Mapas_de_Karnaugh_2D_e_3D Mapas de Karnaugh 2D e 3D] | ||
*K-Map online [https://www.docjava.com/cpe210/kmapExplorer.html docjava.com], [https://ictlab.kz/extra/Kmap/ ICT laboratory], [https://www.mathematik.uni-marburg.de/~thormae/lectures/ti1/code/karnaughmap/ uni-marburg.de] e [https://atozmath.com/KMap.aspx?q=kmap atozmath.com] | *K-Map online [https://www.docjava.com/cpe210/kmapExplorer.html docjava.com], [https://ictlab.kz/extra/Kmap/ ICT laboratory], [https://www.mathematik.uni-marburg.de/~thormae/lectures/ti1/code/karnaughmap/ uni-marburg.de] e [https://atozmath.com/KMap.aspx?q=kmap atozmath.com] | ||
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{{collapse bottom}} | {{collapse bottom}} | ||
===Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim=== | ===Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim=== | ||
* 6 ENCONTROS | * 6 ENCONTROS | ||
| − | {{collapse top | Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim }} | + | {{collapse top | expand=true |Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim }} |
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;Encontro 16 (21 set) - Linguagem VHDL: | ;Encontro 16 (21 set) - Linguagem VHDL: | ||
*Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/262427/mod_resource/content/1/Introdu%C3%A7%C3%A3o%20a%20linguagem%20de%20descri%C3%A7%C3%A3o%20de%20hardware.pdf Introdução a linguagem de descrição de hardware (DHL)] | *Ver resumo em [https://moodle.ifsc.edu.br/pluginfile.php/262427/mod_resource/content/1/Introdu%C3%A7%C3%A3o%20a%20linguagem%20de%20descri%C3%A7%C3%A3o%20de%20hardware.pdf Introdução a linguagem de descrição de hardware (DHL)] | ||
| Linha 1 305: | Linha 1 307: | ||
Y = AB + AC' | Y = AB + AC' | ||
Z = A'BC + C' | Z = A'BC + C' | ||
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{{collapse bottom}} | {{collapse bottom}} | ||
===Unidade 5 - Circuitos lógicos combinacionais (com VHDL)=== | ===Unidade 5 - Circuitos lógicos combinacionais (com VHDL)=== | ||
* 12 ENCONTROS | * 12 ENCONTROS | ||
| − | {{collapse top | Unidade 5 - Circuitos lógicos combinacionais (com VHDL)}} | + | {{collapse top | expand=true |Unidade 5 - Circuitos lógicos combinacionais (com VHDL)}} |
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;Encontro 22, 23 (17 e 20 out.) | ;Encontro 22, 23 (17 e 20 out.) | ||
*[[Preparando para gravar o circuito lógico no FPGA]] | *[[Preparando para gravar o circuito lógico no FPGA]] | ||
| Linha 2 021: | Linha 2 024: | ||
:*Baseado no Demultiplexador com enable, implemente ele com 3-state. Se o circuito não estiver habilitado, as saídas devem ficar em 3-state. | :*Baseado no Demultiplexador com enable, implemente ele com 3-state. Se o circuito não estiver habilitado, as saídas devem ficar em 3-state. | ||
:*Para implementar em VHDL será necessário utilizar o tipo de dado '''std_logic''' ou '''std_logic_vector''' | :*Para implementar em VHDL será necessário utilizar o tipo de dado '''std_logic''' ou '''std_logic_vector''' | ||
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{{collapse bottom}} | {{collapse bottom}} | ||
===Unidade 6 - Circuitos aritméticos (com VHDL) === | ===Unidade 6 - Circuitos aritméticos (com VHDL) === | ||
* 5 ENCONTROS | * 5 ENCONTROS | ||
| − | {{collapse top | Unidade 6 - Circuitos aritméticos (com VHDL)}} | + | {{collapse top | expand=true | Unidade 6 - Circuitos aritméticos (com VHDL)}} |
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;Encontro 34 (28 nov.) | ;Encontro 34 (28 nov.) | ||
*Circuitos aritméticos: somadores, incrementador, decrementador, complemento de dois, multiplicador, comparadores | *Circuitos aritméticos: somadores, incrementador, decrementador, complemento de dois, multiplicador, comparadores | ||
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</syntaxhighlight> | </syntaxhighlight> | ||
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:* Tipos de dados: SIGNED e UNSIGNED | :* Tipos de dados: SIGNED e UNSIGNED | ||
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*Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR | *Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR | ||
*Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR | *Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR | ||
| − | + | ||
:: Ver pag. 39 a 54 de <ref name="PEDRONI2010b"/> | :: Ver pag. 39 a 54 de <ref name="PEDRONI2010b"/> | ||
;Encontro 38 (12 dez.) | ;Encontro 38 (12 dez.) | ||
* Exercícios da Unidades 4 e 5 | * Exercícios da Unidades 4 e 5 | ||
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{{collapse bottom}} | {{collapse bottom}} | ||
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;Encontro 39 (14 dez.) | ;Encontro 39 (14 dez.) | ||
*Avaliação A2 (Unidades 4 e 5). | *Avaliação A2 (Unidades 4 e 5). | ||
| Linha 2 349: | Linha 2 352: | ||
;Encontro 40 (19 dez.) | ;Encontro 40 (19 dez.) | ||
*Avaliação REC1 e REC2 (Unidades 1 a 5). | *Avaliação REC1 e REC2 (Unidades 1 a 5). | ||
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==Avaliações== | ==Avaliações== | ||
Edição das 14h33min de 9 de fevereiro de 2024
Registro on-line das aulas
Unidade 1 - Aula inicial, Introdução a disciplina
- 1 ENCONTRO
| Unidade 1 - Aula inicial, Introdução a disciplina |
|---|
|
Unidade 2 - Sistema de numeração e códigos
- 4 ENCONTROS
| Unidade 2 - Sistema de numeração e códigos |
|---|
Unidade 3 - Funções, portas lógicas e álgebra booleana
- 10 ENCONTROS
| Unidade 3 - Funções, portas lógicas e álgebra booleana |
|---|
Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim
- 6 ENCONTROS
| Unidade 4 - Introdução a linguagem VHDL e Quartus/ModelSim |
|---|
Unidade 5 - Circuitos lógicos combinacionais (com VHDL)
- 12 ENCONTROS
| Unidade 5 - Circuitos lógicos combinacionais (com VHDL) |
|---|
Unidade 6 - Circuitos aritméticos (com VHDL)
- 5 ENCONTROS
| Unidade 6 - Circuitos aritméticos (com VHDL) |
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Avaliações
Durante o semestre serão realizadas 4 avaliações. As avaliações devem ser enviadas pela plataforma Moodle com os arquivos solicitados.
- Data das avaliações
- A1 - : dividida em 3 avaliações A1a (Sistemas Numéricos e códigos), A1b (Funções e portas lógicas), A1c (Álgebra booleana e simplificação de funções lógicas, mapa de Karnaugh)
- A2 - :
- R - Recuperação de A1 a A2 : dia 19/12
Atividade relâmpago (AR)
As atividades relâmpago devem ser entregues no Moodle da disciplina. A não entrega dessas atividades não gera nenhum desconto, apenas geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN.
Atividade extra-classe (AE)
A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Para os BÔNUS só serão considerados projetos entregues no prazo.
Referências Bibliográficas: