Mudanças entre as edições de "DLP29007-Engtelecom(2017-2) - Prof. Marcos Moecke"
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*Projeto Hierárquico | *Projeto Hierárquico | ||
:* COMPONENTS (declaração e instanciação). Mapeamento dos nomes das portas por nome X posição | :* COMPONENTS (declaração e instanciação). Mapeamento dos nomes das portas por nome X posição | ||
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*Projeto Parametrizado | *Projeto Parametrizado | ||
:*Tipos de parâmetros (tamanho e características) | :*Tipos de parâmetros (tamanho e características) | ||
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::Ver pag. 499 a 543 de <ref name="PONG2006a" /> | ::Ver pag. 499 a 543 de <ref name="PONG2006a" /> | ||
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==Referências Bibliográficas:== | ==Referências Bibliográficas:== |
Edição das 12h37min de 21 de novembro de 2017
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Unidade 1
- Aula 6 e 7 (22 e 29 Ago)
- Processo de Síntese do código VDHL
- Limitações dos softwares de EDA: Computabilidade, Complexidade Computacional
- Realização dos operadores VHDL: simplificações para operando constante
- Realização dos tipos de dados: Alta impedância 'Z' -> buffer tri-state;
- Realização dos tipos de dados: uso de don't care '-'
- Tempos de propagação, caminho crítico, caminho falso,
- Síntese com restrições temporais,
- Perigos/Armadilhas (Glitches estáticos e dinâmicos, circuitos sensíveis ao atraso)
- Ver pag. 125 a 162 de [1]
- Ver também os slides Unidade 2: Processo de Síntese do código VDHL
- Ver IO -features: Programmable Delay Uso dos atrasos programáveis nos pinos programáveis de I/O
Unidade 3
- Aula 8 e 9 (4 e 5 Set)
- Eficiência de Circuitos Combinacionais
- Compartilhamento de Operadores (Ex: 7.2.1, 7.2.2, 7.2.3, 7.2.4)
- Compartilhamento de funcionalidades (Ex: L7.1, L7.2, L7.3, L7.4, L7.5)
- Análise da área (Elementos Lógicos) x tempo de propagação.
- Questões relacionadas com o Leiaute do circuito
- Exemplos de circuitos XOR; (Ex: L7.15 - 7.18 e 7.19 - 7.23)
- Exemplos de Deslocador (rotate_right) (Ex: L7.27, 7.28)
- Exemplos de Deslocador (three-function) (Ex: L7.13, 7.14, 7.29)
- Exemplos de Multiplicadores (Ex: L7.34* ,L7.34, 7.35) * soma em cascata
- Ver pag. 163 a 211 de [1]
- Ver também os slides Unidade 3: Eficiência de Circuitos Combinacionais
- Comparação de circuitos somadores de M entradas de N bits. Comparar a implementação em árvore x cadeia. Experimente utilizando tipos Integer e/ou (un)signed. Utilize como base os circuitos dos Exercícios 7.15 e 7.18 [1], nos quais são mostradas implementações de portas XOR. O objetivo desse tópico é realizar medições de tempo, e mudar o desempenho do projeto seja mudando o código ou usando LogicLock ou restrições de tempo.
Unidade 4 - Eficiência de Circuitos Sequenciais | ||
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Unidade 4
--Por exemplo em um contador de 0 a 9 use um CLEAR síncrono
r_next <= (others => '0') when r_reg = 9 else r_reg + 1;
--Em um contador
r_next <= r_reg + 1 when ena = '1' else r_reg;
-- Não use multiplos clocks
elsif (clk'event and clk='1') then
...
elsif (sclk'event and sclk='1') then
...
elsif (mclk'event and mclk='1') then
...
-- Use um único clock com vários enables.
elsif (clk'event and clk='1') then
...
s_next <= (others=>'0') when (s_reg=59 and s_en='1') else
s_reg + 1 when s_en='1' else
s_reg;
...
m_next <= (others=>'0') when (m_reg=59 and m_en='1') else
m_reg + 1 when m_en='1' else
m_reg;
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000 0000 ...
0001 0010 0100 1000 0001 ...
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 ...
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000 ...
0001 1000 0100 0010 1001 1100 0110 1011 0101 1010 1101 1110 1111 0111 0011 0001 ...
Figura 4.1 - PWM sem buffer de saída - tem gliches na saída. Figura 4.2 - PWM com buffer de saída - não tem gliches na saída.
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Unidade 8 - Projeto Hierarquico e Parametrizado |
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Unidade 8
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Referências Bibliográficas: