Mudanças entre as edições de "DLP29007-2019-1"
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=Aula 18/03/2019 – Síntese do VHDL (cont.) = | =Aula 18/03/2019 – Síntese do VHDL (cont.) = | ||
Edição das 10h13min de 15 de março de 2019
Dispositivos Lógicos Programáveis 2
- Professor: Roberto de Matos
Aula 11/02/2019 – Aula Cancelada
- Afastamento visita técnica.
Aula 15/02/2019 – Apresentação
- Apresentação do professor.
- Apresentação da disciplina.
- Projetos com FPGA
Aula 18/02/2019 – Complexidade e Projeto de Sistemas Digitais
- Exemplo uC vs. FPGA
- Notas de Aula:
Aula 25/02/2019 – Tempos de Propagação e Logic Lock
- Medição de tempos de propagação em circuitos combinacionais
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
Aula 28/02/2019 – Tempos de Propagação e Logic Lock (cont.)
- Definir tempos de propagação para os seguintes casos:
- Circuito original
- Constraint de Tempo
- Logic lock original
- Logic lock com Constraint de Tempo
- Para cada circuito acima fazer a análise do delay:
- Dos pinos de entrada até a saída
- Da "entrada" até a "saída" do circuito
Aula 11/03/2019 – Prática Signal Tap
- PROBLEMA: /etc/udev/rules.d/altera-usb-blaster.rules
Aula 15/03/2019 – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos operadores em VHDL
- Criação da tabela de operadores
- F1 Instances