Mudanças entre as edições de "DLP29007-2018-1"
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* [[Configuração_e_uso_do_Time_Quest_Analyser | SDC Circuitos Sequenciais]] | * [[Configuração_e_uso_do_Time_Quest_Analyser | SDC Circuitos Sequenciais]] | ||
* [[.sdc | Exemplo SDC]] | * [[.sdc | Exemplo SDC]] | ||
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| + | * [http://tele.sj.ifsc.edu.br/~roberto.matos/dlp2/memctrl.vhd FSM Memory Controller] | ||
=DE2-115= | =DE2-115= | ||
*[[Interfaces_de_entrada_e_sa%C3%ADda_da_DE2-115 | Interfaces de entrada e saída da DE2-115]] | *[[Interfaces_de_entrada_e_sa%C3%ADda_da_DE2-115 | Interfaces de entrada e saída da DE2-115]] | ||
*[[Preparando_para_gravar_o_circuito_lógico_no_FPGA | Preparando para gravar o circuito lógico no FPGA]] | *[[Preparando_para_gravar_o_circuito_lógico_no_FPGA | Preparando para gravar o circuito lógico no FPGA]] | ||
Edição atual tal como às 09h39min de 18 de junho de 2018
Dispositivos Lógicos Programáveis 2
- Professor: Roberto de Matos
- Horário das aulas e atendimento paralelo
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
Material atualizado
- Lecture 03: Efficient Design of Combinational Circuits (atualização em andamento)
- Prática Cap. 7
- Labx11.qar
- Esquemático Mercúrio
- Binary to BCD: