Mudanças entre as edições de "DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke"

De MediaWiki do Campus São José
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:* Uso da instrução '''CONFIGURATION'''.
 
::* Ligação direta: ARCHITECTURE-ENTITY.
 
::* Ligação da instanciação dos componentes: COMPONENT-ENTITY(ARCHITECTURE).
 
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*FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS.
 
*FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS.
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* Mapear os pinos do FPGA para fazer o teste de funcionamento com um baud-rate de 1bit/s, entrada chaves, saídas leds.
 
* Mapear os pinos do FPGA para fazer o teste de funcionamento com um baud-rate de 1bit/s, entrada chaves, saídas leds.
 
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+
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; Aula 43 e 44  (12 mar) (presencial - Sábado 8h00 as 11h30):
 
; Aula 43 e 44  (12 mar) (presencial - Sábado 8h00 as 11h30):
 
*AE12 - Laboratório de programação de FPGA - Relógio Digital de 24 horas
 
*AE12 - Laboratório de programação de FPGA - Relógio Digital de 24 horas
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:#Acrescente os novos arquivos no projeto e salve o novo .qar
 
:#Acrescente os novos arquivos no projeto e salve o novo .qar
 
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; Aula 45  (15 mar):
 
; Aula 45  (15 mar):
 
* Projeto de FSM temporizadas (nas quais as transições são ativadas também pelo tempo).
 
* Projeto de FSM temporizadas (nas quais as transições são ativadas também pelo tempo).
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*[[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]] Qualis
 
*[[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]] Qualis
 
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*[[Media:VHDL_QRC-SynthWorks.pdf | VHDL Quick Reference]] - SynthWorks
 
*[[Media:VHDL_QRC-SynthWorks.pdf | VHDL Quick Reference]] - SynthWorks
 
*[[Media:VHDL_Type_Operators_QR-SynthWorks.pdf | VHDL Types and Operators Quick Reference]] - SynthWorks
 
*[[Media:VHDL_Type_Operators_QR-SynthWorks.pdf | VHDL Types and Operators Quick Reference]] - SynthWorks

Edição das 15h43min de 5 de abril de 2022

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

  • 3 ENCONTROS
Unidade 1 - Introdução a disciplina
Aula 1 (31 mar.)
  • APRESENTAÇÃO DA DISCIPLINA
  • Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki.
  • A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre.
  • Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES.
  • Para a realização e entrega das atividades será utilizada a PLATAFORMA MOODLE. Chave para auto inscrição (engtelecom_aluno)
  • Durante a pandemia do COVID19 os encontros síncronos serão realizados através da plataforma Google Meet. Os encontros (havendo a concordância de todos) serão gravados, e ocorrerão nos horários normais das aulas. As aulas terão duração de 1h15 minutos com possibilidade de ainda acrescer 15 minutos previstos para esclarecimento de dúvidas. As gravações ficarão disponíveis por 30 dias no Drive do aluno, mas não poderão ser baixadas por limitação do sistema.
  • Além dos horários de aula síncrona, serão agendados horários de ATENDIMENTO EXTRACLASSE para que os alunos possam tirar dúvidas da disciplina ou das ferramentas de ensino.
  • Para a comunicação entre professor-aluno, além dos avisos do Sistema Acadêmimco (SIGAA), utilizaremos a plataforma SLACK. Sugere-se que os alunos também a utilizem para comunicação entre eles, principalmente nos trabalhos em equipe.
Aula 2 (5 abr.)
  • Introdução aos dispositivos lógicos programáveis:
  • Conceito, tipos de PLDs
  • SPLD: PAL, PLA e GAL
  • CPLDs
Exemplos de PLDs

Figura 1.1 - Macrobloco do PLD EP300 da ALTERA
Ep310 macrocell.jpg
Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html.

Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999)
Macrocell EP900.png
Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf.

Figura 1.3a - Architetura do PLD EP1800 da ALTERA
Ep1800 block diagram.jpg
Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html.

Figura 1.3b - Architetura do PLD EP1800 da ALTERA
Ep1800 block diagram2.jpg
Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf.

Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA
PackagePinOut EP1810.png
Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf.

Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA
Max 5000 architecture.jpg
Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html.
  • Preços
  • Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
  • Ver também:

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