Mudanças entre as edições de "DLP29006-Engtelecom(2020-2) - Prof. Marcos Moecke"
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::* [https://en.wikipedia.org/wiki/Field-programmable_gate_array#Major_manufacturers FPGA Major manufacturers] | ::* [https://en.wikipedia.org/wiki/Field-programmable_gate_array#Major_manufacturers FPGA Major manufacturers] | ||
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* Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O | * Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O | ||
:* Vizualização no Chip Planner de um projeto. (importante todos alunos terem [[Acesso ao IFSC-CLOUD (NUVEM)]] | :* Vizualização no Chip Planner de um projeto. (importante todos alunos terem [[Acesso ao IFSC-CLOUD (NUVEM)]] | ||
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;Curiosidades do mundo digital: | ;Curiosidades do mundo digital: | ||
*[https://www.computerhistory.org/siliconengine/timeline/ The Silicon Engine Timeline] | *[https://www.computerhistory.org/siliconengine/timeline/ The Silicon Engine Timeline] | ||
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Edição das 23h14min de 11 de novembro de 2020
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 3 AULAS
Unidade 1 - Introdução a disciplina | ||
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