DLP29006-Engtelecom(2019-1) - Prof. Marcos Moecke

De MediaWiki do Campus São José
Ir para navegação Ir para pesquisar

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Registro on-line das aulas

Unidade 1 - Introdução

Unidade 1 - Introdução

  • 2 AULAS
Aula 1 (26 jul)
  • Introdução aos dispositivos lógicos programáveis:
  • Conceito, tipos de PLDs
  • SPLD: PAL, PLA e GAL
  • CPLDs
Exemplos de PLDs
Ep310 macrocell.jpg
Figura 1.1 - Macrobloco do PLD EP300 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
Macrocell EP900.png
Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999)
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
Ep1800 block diagram.jpg Ep1800 block diagram2.jpg
Figura 1.3 - Architetura do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
PackagePinOut EP1810.png ChipEP1810.png
Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
FONTE: multisound_tahiti.jpeg
Max 5000 architecture.jpg
Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
  • Preços
  • Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

  • 3 AULAS
Unidade 3 - Tipos de Dados e Operadores em VHDL

Unidade 3 - Tipos de Dados e Operadores em VHDL

  • 7 AULAS
Unidade 4 - Código Concorrente

Unidade 4 - Código Concorrente

  • 4 AULAS
Unidade 5 - Código Sequencial

Unidade 5 - Código Sequencial

  • 7 AULAS
Unidade 6 - Projeto a nível de Sistema

Unidade 6 - Projeto a nível de Sistema

  • 7 AULAS
Unidade 7 - Maquinas de Estado Finitas

Unidade 7 - Maquinas de Estado Finitas

  • 2 AULAS
Unidade 8 - Testbench

Unidade 8 - Testbench

  • 2 AULAS
Unidade 9 - Projeto Final

Unidade 9 - Projeto Final

  • 8 AULAS

Avaliações

Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

Avaliação A1

  • Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
  • Data da avaliação () - Local: LabSiDi.

Avaliação A2

  • Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9)
  • Data da avaliação () - Local: LabSiDi.

Recuperação R12

  • Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
  • Conteúdo avaliado será as unidades 2 a 7
  • Data da avaliação () - Local: LabSiDi.
As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Projeto Final (PF)

  • O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) A avaliação individual do aluno durante o desenvolvimento do projeto e/ou entrevista (avaliação oral).

Atividades Extraclasse (AE)

  • Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.

Estudos livres sem entrega de documentação (EL)

  • Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.

Referências Bibliográficas:



Curso de Engenharia de Telecomunicações