MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 1 - Introdução
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Unidade 1 - Introdução
- Aula 1 (26 jul)
- Introdução aos dispositivos lógicos programáveis:
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- SPLD: PAL, PLA e GAL
- CPLDs
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- Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
- Aula 2 (27 jul)
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- Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
- Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a IFSC-CLOUD
- Ver pag. 413 a 431 de [1]
- Ver pag. 495 a 501 de de [2]
- Historia, processo de produção dos chips.
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- Aula 3 (1 ago)
- Introdução ao VHDL e ambiente EDA - QUARTUS
- Estrutura do código VHDL
- Declaração das bibliotecas e pacotes LIBRARY / PACKAGE
library library_name;
use library_name.package)name.all;
entity entity_name is
[generic (
cons_name1: const_type const_value;
cons_name2: const_type const_value;
...
cons_nameN: const_type const_value);]
[port (
signal_name1: mode signal_type;
signal_name2: mode signal_type;
...
signal_nameN: mode signal_type);]
[declarative_part]
[begin
statement_part]
end [entity] [entity_name];
architecture arch_name of entity_name is
[declarative_part]
begin
statement_part
end [architecture] [arch_name];
- Exemplo - Declaração de uma porta NAND em VHDL
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
- Exemplo 2.2 (VHDL) - programação de um flip-flop
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
Figura 2.2 - Código RTL do Exemplo 2.2
- Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)
Figura 2.3 - Technology Map do Exemplo 2.2
Figura 2.4 - Chip Planner do Exemplo 2.2
ATUAL
- Aula 4 (2 ago)
- Uso de alguns sites auxiliares para a programação em VHDL:
- Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia.
- Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal.
- Uso das bibliotecas no VHDL.
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- O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift.
- O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação.
- Como declarar e usar os pacotes da biblioteca std.
- Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008.
-- NAO É NECESSARIO DECLARAR
library std;
use std.standard.all;
use std.textio.all;
- Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD?
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
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- O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC.
- O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base.
- O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base.
- O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal.
- O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal.
- O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores.
- O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores.
- Pacotes não padronizados (NÃO UTILIZAR)
- O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys)
- O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys)
- O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys)
- Como declarar e usar os pacotes da biblioteca ieee.
library ieee;
-- UTILIZAR ESTES PACOTES
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
-- NAO UTILIZAR ESTES PACOTES
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
use ieee.std_logic_unsigned.all;
- Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD?
- Os pacotes padrão:
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
- Os pacotes não padrão:
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics)
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
- Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD?
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
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Unidade 3 - Tipos de Dados e Operadores em VHDL
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Unidade 3 - Tipos de Dados e Operadores em VHDL
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Unidade 4 - Código Concorrente
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Unidade 4 - Código Concorrente
- 4 AULAS + 1 Revisão (UN2-4) + 1 Avaliação A1
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Unidade 5 - Código Sequencial
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Unidade 5 - Código Sequencial
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Unidade 6 - Projeto a nível de Sistema
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Unidade 6 - Projeto a nível de Sistema
- 7 AULAS + 1 Revisão (UN5-6) + 1 Avaliação A2
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Unidade 7 - Testbench
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Unidade 7 - Testbench
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Unidade 8 - Maquinas de Estado Finitas
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Unidade 8 - Maquinas de Estado Finitas
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Unidade 9 - Projeto Final
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Unidade 9 - Projeto Final
- 6 AULAS + (5 AULAS LIVRES)
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Avaliações
Atividade Relâmpago (AR)
As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.
Avaliação A1
- Conteúdo avaliado serão as unidades 2 a 4
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Avaliação A2
- Conteúdo avaliado serão as unidades 5 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Recuperação R12
- Conteúdo avaliado será as unidades 2 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
Projeto Final (PF)
- O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3)
- Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.
Estudos livres sem entrega de documentação (EL)
- Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.
Referências Bibliográficas:
- ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
- ↑ PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335
Curso de Engenharia de Telecomunicações